- CoolRunner-II器件的单个乘积项传输延迟2008/9/17 0:00:00 2008/9/17 0:00:00
- 在ise 10设计工具中，当对设计进行综合、实现及时序分析后会生成详细的时序报告。其中可提供详细的时序说明，设计者可根据这些时序和分析报告判断器件和设计的性能。本节用一些范例对部分信号的传输...[全文]
- CoolRunner-II器件的多乘积项传输延迟2008/9/17 0:00:00 2008/9/17 0:00:00
- 这种传输模型比单个乘积项传输模型要复杂一些，需要计算其他乘积项的延迟之和tlogi2。乘积项可以为2～56（不经过aim）。如图所示为从a脚到b脚，经过多乘积项后的传输模型。 如图...[全文]
- CoolRunner-II器件的多逻辑级的传输延迟2008/9/17 0:00:00 2008/9/17 0:00:00
- 对于复杂的逻辑结构，需要通过aim将多级逻辑组合。如图所示为利用反馈通道构成的二级逻辑传输模型，图中的tf为反馈通道延迟，tlogi*2～56个乘积项的总延迟。 如图 二级逻辑传输模型...[全文]
- CoolRunner-II器件的使用双沿触发寄存器2008/9/17 0:00:00 2008/9/17 0:00:00
- 在coolrunner-ii器件中每个宏单元的触发器都具有双沿触发(det)的功能，这个特性可以进一步提高器件的资源利用率和可靠性，有效地降低器件的功耗。因为寄存器采用双沿触发后可以使器件的...[全文]
- 安捷伦发表SystemVue 2008 电子系统级EDA平台2008/9/17 0:00:00 2008/9/17 0:00:00
- 安捷伦公司(nyse:a)针对电子系统级(esl)设计推出一款新的eda平台systemvue 2008。 这款新平台把高性能通信算法和系统架构的物理层设计时间减少了一半，适用于无线和...[全文]
- Sanyo Denki选择Actel 的Fusion器件用于工业编码器2008/9/17 0:00:00 2008/9/17 0:00:00
- actel公司宣布sanyo denki有限公司已选用actel的fusion 现场可编程门阵列 (fpga) 来执行其全新ra035工业用伺服电机的定位检测装置 (编码器)。sanyo d...[全文]
- CoolRunner-II器件的使用时钟分频器2008/9/17 0:00:00 2008/9/17 0:00:00
- coolrunner-ii器件在xc2c128(128个宏单元)以上的器件内嵌入了一个时钟分频器模块，该模块具有两个控制输入脚，即gck2(全局时钟输入脚)和cdrst(外部同步复位脚)；两...[全文]
- CoolRunner-II器件的使用频率合成2008/9/17 0:00:00 2008/9/17 0:00:00
- coolrunner-ii的频率合成(coolclock)技术利用分频器模块和双沿触发器实现多种频率的组合输出，并且能够降低器件的功耗。由于时钟分频器模块的时钟输入只能在gck2输入，因此c...[全文]
- CoolRunner-II器件的应用门控功能2008/9/17 0:00:00 2008/9/17 0:00:00
- 在cpld设计中，并不是所有的输入/输出脚始终都处于工作状态，有些甚至很少使用。而在coolrunner-ii总线应用时，有时并不需要访问总线。在这些情况下，可以利用门控(datagate)...[全文]
- CoolRunner-II器件使用施密特触发器2008/9/17 0:00:00 2008/9/17 0:00:00
- coolrunner-ii器件中的每个输入/输出脚都具有施密特触发器(schmitt trigger)的功能，并可提供500 mv的磁滞范围。该功能除了能够有效地抑制噪声和用于模拟信号的接收...[全文]
- CoolRunner-II器件的Keeper（维持）功台旨2008/9/17 0:00:00 2008/9/17 0:00:00
- coolrunner-ii的输入/输出模块不仅具有终端调整(keeper和pullup)功能，而且可以支持多种接口标准。这些功能需要通过属性的设置才能被启用，并仅影响指定的输入／输出引脚。通...[全文]
- CoolRunner-II器件的Pullup（上拉）输入/输出2008/9/17 0:00:00 2008/9/17 0:00:00
- pullup功能可以在输入/输出脚增加弱的上拉电阻，该功能需要通过属性来控制，其属性设置如下。 (1)约束文件(ucf) net <signal name> pullup； ...[全文]
- 逻辑器件的同步设计2008/9/16 0:00:00 2008/9/16 0:00:00
- 在设计逻辑和电路时，经常会遇到这样的问题。即采用普通集成电路实现的设计移植到fpga／cpld逻辑器件时，其设计无法正常运行。另外，有些设计己经在逻辑器件申实现或通过了仿真测试。但经过重新布...[全文]
- 评估逻辑设计的工作速度2008/9/16 0:00:00 2008/9/16 0:00:00
- 当采用查找表结构fpga进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理，并尽可能地提高设计的性能，但综合工具的优化算法与设计者的参数设...[全文]
- 全局时钟缓冲器（BUFG）和第2全局时钟资源2008/9/16 0:00:00 2008/9/16 0:00:00
- 对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能，从而提高器件的工作速度。作为逻辑器件的高性能资源的一部分，应该使其充分发挥作用。在计算fmax的公...[全文]
- 并行逻辑与串行逻辑2008/9/16 0:00:00 2008/9/16 0:00:00
- 逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采用并行逻辑后，可以减少逻辑的级数，从而改善设计的性能，提高器件工作速度。并行逻辑的速度提高是以器件的...[全文]
- 复制逻辑以提高器件的工作速度2008/9/16 0:00:00 2008/9/16 0:00:00
- 复制逻辑的原理类似于复制寄存器，当某个逻辑的输出延迟较大时，可以采用复制逻辑的方式来缩短网线的路径，如图所示。 图 复制逻辑以提高器件的工作速度 欢迎转载,信息来自维库电子市场网...[全文]
- 在逻辑设计中选择状态机的类型2008/9/16 0:00:00 2008/9/16 0:00:00
- 在逻辑设计中，经常用到二进制(s1＝001、s2＝010、s3＝011及s4＝100等)、枚举(s1＝100，s2＝110、s3＝101及s4＝111等)和one-hot(s1＝000000...[全文]
- 基于FPGA内部的FIFO设计2008/9/16 0:00:00 2008/9/16 0:00:00
- 在fpga设计中，内部的fifo设计是 个不可或缺的内容，其设计的质师会直接影响fpga的逻辑容量和时序。在xilinx中的某些高端器件是内置的fifo控制器，在coregen中可以直接产生...[全文]
- 可编程逻器件应用SRLC 162008/9/16 0:00:00 2008/9/16 0:00:00
- 在xilinx的fpga中，4输入的查找表可以配置成一个16位的移位寄存器来使用。这对于一些移位寄存器应用很多的场合，可有效地提高资源的利用率，节省逻辑资源。本节将会以4输入的查找表为例，详...[全文]
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