pullup功能可以在输入/输出脚增加弱的上拉电阻，该功能需要通过属性来控制，其属性设置如下。
　　(1)约束文件(ucf)
　　net <signal name> pullup；
　　例如：
　　net data_in pullup；
　　net clock pullup；
　　(2)vhdl语言
　　attribute pullup： string；
　　attribute pullup of <signal name>： signal is "true"；
　　例如：
　　attribute pullup： string；
　　attribute pullup of data_in： signal is "true"
　　attribute pullup of clock： signal is "true"；
　　(3)verilog语言
　　//synthesis attribute pullup of <signat name>
　　例如：
　　//synthesis attribute pullup of data_in；
　　// synthesis attribute pullup of clock；

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