CoolRunner-II器件的使用频率合成
发布时间:2008/9/17 0:00:00 访问次数:397
coolrunner-ii的频率合成(coolclock)技术利用分频器模块和双沿触发器实现多种频率的组合输出，并且能够降低器件的功耗。由于时钟分频器模块的时钟输入只能在gck2输入，因此coolclock功能也只有一个时钟输入端，并且仅在xc2cl28以上的器件中有效。该功能可以通过属性控制来实现。
(1)约束文件(ucf)
net <clock name> cool_clk;
(2)vhdl语言
attribute cool_clk： string；
attribute cool_clk of <clock name>： signal is "true";
(3)verilog语
//synthesis attribute cool_clk of <clock name>： signal is "true"
(1)约束文件(ucf)
net <clock name> cool_clk;
(2)vhdl语言
attribute cool_clk： string；
attribute cool_clk of <clock name>： signal is "true";
(3)verilog语
//synthesis attribute cool_clk of <clock name>： signal is "true"
coolrunner-ii的频率合成(coolclock)技术利用分频器模块和双沿触发器实现多种频率的组合输出，并且能够降低器件的功耗。由于时钟分频器模块的时钟输入只能在gck2输入，因此coolclock功能也只有一个时钟输入端，并且仅在xc2cl28以上的器件中有效。该功能可以通过属性控制来实现。
(1)约束文件(ucf)
net <clock name> cool_clk;
(2)vhdl语言
attribute cool_clk： string；
attribute cool_clk of <clock name>： signal is "true";
(3)verilog语
//synthesis attribute cool_clk of <clock name>： signal is "true"
(1)约束文件(ucf)
net <clock name> cool_clk;
(2)vhdl语言
attribute cool_clk： string；
attribute cool_clk of <clock name>： signal is "true";
(3)verilog语
//synthesis attribute cool_clk of <clock name>： signal is "true"
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