- CoolRunner-II器件的处理未使用的引脚方式2008/9/17 0:00:00 2008/9/17 0:00:00
- 处理耒使用的引脚可以选择多种方式，一是不进行任何处理，悬空；二是配置成内部接地；三是pu11-up，通过内部电阻弱上拉；四是bus-hold，选择总线保持。 需要注意的是，如果已经选择了p...[全文]
- CoolRunner-II器件的使用设计工具完成方式2008/9/17 0:00:00 2008/9/17 0:00:00
- 在coolrunner-ii器件中，任何一个输入/输出引脚都可以配置成参考电源(vref)的输入引脚，这个特性为产品的设计及升级提供了非常便利的条件。参考电源的输入引脚可以通过设计工具自动完...[全文]
- CoolRunner-II器件的手动完成方式2008/9/17 0:00:00 2008/9/17 0:00:00
- 在手动设置时需注意参考电源(vref)引脚的设置规则，这一步在自动设置中是由设计工具完成的。在了解了设置规则后，设计流程与自动设置基本相同。 设置规则如下。 (1)只有在xc2cl2...[全文]
- 周期约束分析2008/9/17 0:00:00 2008/9/17 0:00:00
- 周期〈period）约束的对象是该时钟所驱动的所有同步元件之间的路径，但是不会覆盖如图1所示的a、b、c和d路径，以及输入引脚到输出引脚〈纯组合逻辑〉、输入引脚到闷步元件、同步元件到输出引脚...[全文]
- 输入引脚的建立和保持时间要求2008/9/17 0:00:00 2008/9/17 0:00:00
- 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如idelay和dcm等。 ...[全文]
- 输入偏移约束最常用的一种形式2008/9/17 0:00:00 2008/9/17 0:00:00
- 输入偏移约束最常用的一种形式是offset in before，它定义的是数据先于采样时钟多长时间有效；另一个参数是数据有效窗口，也称“眼宽”，如图1所示。因为数据何时无效对保持时间分析至关...[全文]
- FPGA器件配置电平和接口标准2008/9/17 0:00:00 2008/9/17 0:00:00
- xilinx的所有fpga器件都基于sram的内部结构，因此为在每次fpga加电后开始工作之前必须将配置数据加载到器件内部的sram中，这个过程称为“配置”。(configuration)。...[全文]
- FPGA器件配置模式2008/9/17 0:00:00 2008/9/17 0:00:00
- 只有成功配置可编程逻辑器件fpga之后，器件才能正常工作。xilinx fpga的配置有3种模式，分别为并行(selectmap)、串行(serial)和边界扫描(boundary scan...[全文]
- FPGA中增加SPI和BPI配置模式2008/9/17 0:00:00 2008/9/17 0:00:00
- 在xilinx新一代的fpga中增加了spi和bpi配置模式，好处是成本低、设计者选择余地大及配置方便等优点。例如，spartan-3e器件支持多种vendor(生产商)提供的spi和bpi...[全文]
- 典型的系统同步应用的数据和时钟2008/9/17 0:00:00 2008/9/17 0:00:00
- 图1给出了典型的系统同步应用的数据和时钟关系，时钟周期是10ns。为了更接近实际，数据有效窗口并不等同于整个周期（period）时间。 图1 系统同步应用的数据和时钟关系 ...[全文]
- FPGA器件配置流程2008/9/17 0:00:00 2008/9/17 0:00:00
- xilinx的fpga器件配置流程共有4个阶段，每个阶段分别执行不同的命令和操作。这4个阶段分别为配置存储器清除、初始化、装入配置数据和启动器件，下面以spartan-3的加载为例说明这个过...[全文]
- ISE的语言模板2008/9/17 0:00:00 2008/9/17 0:00:00
- ise的语言模板中提供了系统同步接口的输入偏移约束，它按照不同的设计情形给出了许多例子，目的就是为了提供一些真实的例子教给设计者正确地把该约束与其他相关的约束一起使用。图1所示为—个系统同步...[全文]
- 有多种定义输入偏移约束的方式2008/9/17 0:00:00 2008/9/17 0:00:00
- 图1所示为实际的边沿对齐ddr接口，其中考虑了时钟抖动和数据边界。 图1 实际的边沿对齐源同步时序 有多种定义输入偏移约束的方式，约束ddr源同步接口的最好的方法是使用ri...[全文]
- 配置FPGA器件时的常见问题2008/9/17 0:00:00 2008/9/17 0:00:00
- 在配置fpga器件时的常见问题及其解决方法。 (1)当模式改变后，同时需要修改产生位流文件中的配置时钟的属性为cclk或jtagclock，否则无法配置。 (2)done状态脚始...[全文]
- 实际应用的DDR时序2008/9/17 0:00:00 2008/9/17 0:00:00
- 接下来我们会一步步地生成输入偏移约束，以便读者容易理解。图1描述了上升数据的时序，假定周期参数为5ns，占空比50％，所以半周期就是2.5ns。可以看到数据有效窗口只有2ns，因为相邻数据有...[全文]
- ISE软件中为源同步中2008/9/17 0:00:00 2008/9/17 0:00:00
- 在ise软件中为源同步接口增加了datasheet报告的新功能,目的是帮助设计者在fpga实现之后明白时钟和数据的关系，并且把时钟调整到数据中间。图1所示范例描述了一个实际的应用，数据和时钟...[全文]
- 输出偏移约束2008/9/17 0:00:00 2008/9/17 0:00:00
- 输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整单元，如dcm。时钟到输出的延时（clock to output delay）指的是从fpga时钟输...[全文]
- Xilinx FPGA器件的去耦网络设计范例2008/9/17 0:00:00 2008/9/17 0:00:00
- 在设计xilinx fpga器件去耦网络时，首先需要用ise 1o的设计工具规划器件的每个输入／输出块(bank)的sso(simultaneously switching output，同...[全文]
- 特定约束FROM TO2008/9/17 0:00:00 2008/9/17 0:00:00
- 特定约束就是用from to约束来定义两个timegroups之间的延时，路径的起点和终点可以是pad、寄存器、锁存器、lut、ram及乘法器等。在使用from to约束分析时，工具会考虑c...[全文]
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