图1所示为实际的边沿对齐ddr接口，其中考虑了时钟抖动和数据边界。

　　图1 实际的边沿对齐源同步时序

　　有多种定义输入偏移约束的方式，约束ddr源同步接口的最好的方法是使用rising和falling定义时序组，然后分别对每个组做输入偏移约束。关键字rising和falling用来区分上下沿驱动寄存器，图2给出了一个例子，我们将在后面对其进行约束。

　　图2 ddr约束和时序示意

　　约束的第1个步骤是生成rising和falling时序组，如图3所示的灰色部分为生成的rising组。pjsing和falling可以用来定义iserdes和iddr。
　　
　　ucf示例如下：
　　net ＂sysclk＂＿tnn ＝ syscijk＿grp；
　　timegrp clk＿rising ＝ rising sysclk￣grp；
　

　　图3 生成rising组示意

　　图4 生成falling组示意

　　ucf示例如下：
net ＂svsclk＂ tnm ＝ sysclk grp;
timegrp clk＿palling ＝ falling sysclk＿grp；

　　欢迎转载,信息来自维库电子市场网（www.dzsc.com）