SN65HVD30D飞机结构静电现象的防护,为了防止飞机结构中静电荷积聚所带来的严重危害,可采取以下两种技术措施:

电气搭铁一把飞机结构中各个分离部件之间形成低电阻连接,以消除各部分之

间存在的电位差。电气搭铁可以是固定于金属零件(例如非金属连接件每一侧的管子)间的金属条导体,也可以是连接活动部件(如操纵连杆,飞机操纵面以及安装在柔性安装件,如仪表板、电子设各安装架上的元件)之间的短长度柔性编织导体构成。这种连接搭铁条(简称为搭铁条)的一些典型实例如图10-42所示。

金属夹可使连扦运动的,足够长的搭铁线金属夹(a),搭铁条飞行操纵面,橡胶管夹管夹螺旋形搭铁引线部件,减震安装件(d)

搭铁方法,(a)连杆和控制杆;(b)具有非金属连接的管子;(c)飞行操纵面;(d)隔框处的柔性连接;(e)减振安装设备。

一般说来,搭铁有主和辅之分,这是根据所存在的静电荷引起的电流大小来确定的。主搭铁导体用于主要的部件、发动机、外部表面(如飞机操纵面)与机体结构(飞机的接地)之间。辅搭铁导体用在零部件与地之间以及按规定不需要主搭铁的地方,例如通有易燃主流体的管路、金属管道、接线盒、门板等等。

某些静电荷常常会留在飞机上,因而在着陆之后,会造成飞机与地之间的电位差,这显然是不希望有的情况。因为这不仅使进入飞机或离开飞机的人员有遭电击的危险,还可引起飞机同正在与其相连接的外部地面设各之间的放电现象。为此要给停留到地面后的飞机提供漏电到地的路径。这有两种方法,一是飞机前后起落架的轮胎采用具有良好导电性的橡胶制造;另一种是固定于起落架轮轴上的柔性钢丝与地面作实体接触。这两种方法可以单独使用其中的一种,也可以是两者组合使用。

静电放电索―飞机在空中飞行期间,为了均衡大气与飞机结构中静电荷的电位,

需要不断地产生静电放电。然而,通常放电的速率要比飞机累积电荷的速率低,结果仍然会使飞机的电位升高到产生电晕放电的数值。在能见度很低时或在夜间就可看到电晕放电时的辉光。电晕放电往往发生在飞机结构的弯曲部位处和最小半径部位处,譬如翼梢、尾缘、螺旋桨尖、水平和垂直安定面、无线电天线、空速管等并引起干扰,特别是对无线电频率信号的严重干扰,使飞机的通信、导航系统无法正常工作。

为了使电晕放电发生在干扰为最小的地方,所采用的措施是用静电放电索(或称为静电放电器)。静电放电器为飞机结构中累积的静电荷提供较容易逸出的出口,使电晕放电在人为预定点发生。通常把静电放电器安装在飞机的副翼、升降舵和方向舵的后缘。典型的静电放电器用镍线制成刷状或索状,以便提供更多的放电点。在某些场合,静电放电器也可制成小金属杆的形式(用于后缘安装)和短平金属片形式(安装于翼梢、水平安定面和垂直安定面)。

机载设备的静电故障,现代飞机的机载设备因其内部的集成电路由于静电放电而失效,使整台设各处于故障状态。这种因静电放电而引起的设各故障称为静电故障。那些遭受静电放电而失效的集成电路称为静电放电敏感器件。可见静电故障是由静电放电所引起的,而人为地随便触摸和错误操作静电放电敏感器件是造成静电故障的直接原因。

静电放电敏感器件,微电子技术的飞速发展,大规模、超大规模集成电路在机载设各中的广泛使用,使得现代飞机的性能越来越先进。高密度集成电路的功能很强,尺寸很小,速度很快,功耗很低,而且价格愈益便宜,这使机载设备的设计应用带来极大的技术经济效益。但与此同时,因为线距缩小而。带来耐压降低,线路面积减小而使耐流容量降低。使高密度集成电路只能承受毫伏级电压和毫安级电流,在遭受到静电放电的能量时就可发生击穿或烧熔现象而导致器件失效,成为静电放电敏感器件。

各类集成电路氧化膜的尺寸。对NMOs、PMOS和CMOS集成电路,由于其集成度高,集成线路间分布电容容量很小,导线之间、元器件之间的绝缘层均为0,1

~0.3um,氧化膜的分布电容也很小。所以,静电稍有积累,电容上即产生很高的电场强度,线路很容易损坏。许多微电路,例如CPU,RAM,ROM,I/O,D/A夕A/D等都是用导电薄膜、介质薄膜、绝缘薄膜等构成电阻、电容、电感、器件的隔离介质,由于非常薄,所以对静电的防护能力特别弱。

静电放电的能量,对传统的元器件影响甚微且不易察觉。但对于高密度集成电路来说,每一次状态转换都有一定的时间延迟同步时序电路的所有触发器是同时转换状态的,与之不同,异步时序电路各个触发器之间的状态转换存在一定的延迟,也就是说,从现态s″到次态s″+l的转换过程中有一段“不稳定”的时间。在此期间,电路的状态是不确定的。只有当全部触发器状态转换完毕,电路才进人新的“稳定”状态,即次态S″+1。因此,异步时序电路的输入信号(包括时钟信号)必须等待电路进人稳定状态之后才允许发生改变,否则电路会处在不确知的状态。由于上述延迟时间的存在,对于同一系列的集成逻辑电路,类似功能的同步时序电路的速度要快于异步时序电路。

下面以两个实例来说明异步时序电路的分析过程。

例6,4,1 分析图6.4.1所示逻辑电路。6,4.1 例6.4,1的逻辑电路图

解:在图6,4,1所示的电路中,两触发器FFO和FFI的CP0和CP1未共用时钟信号,故属于异步时序电路。

列出各逻辑方程组,这时需要考虑各触发器时钟信号CPu的作用:只有cpn=1发生后,触发器才可能转换状态,当cpu=0,即u=1时,触发器应保持原态。因此,触发器的特性方程中应引人cpn而改写为如下的状态方程组

Qu+1=Do (6.4.1)