ADC-811MC如前所述,D锁存器在使能信号E为逻辑1期间更新状态,在图5.3.1(a)所示的波形图中以加粗部分表示这个敏感时段。在这期间,它的输出会随输人信号变化,从而使很多时序逻辑功能不能实现,例如6.5节中将要讨论的移位寄存器和计数器。实现这些功能要求存储电路对时钟信号的某一边沿敏感,而在其他时刻保持状态不变,不受输人信号变化的影响。这种在时钟脉冲边沿作用下的状态刷新称为触发,具有这种特性的存储单元电路称为触发器。不同电路 E结构的触发器对时钟脉冲的敏感边沿可能不同,分为上升沿触发和下降沿触发。本书以

CP①命名上升沿触发的时钟信号,触发边沿如图5.3.1(b)波形中的箭头所示;以CP命名下降沿触发的时钟信号,触发边沿如图5.3.1(c)中的箭头所示。 

在Venlog中,对脉冲电平敏感的锁存器和脉冲边沿敏感的触发器的描述语句是不同的,这一点将在5.5节中说明.正因为如此, 能或时钟信号的不同响应.这里要特别强调锁存器与触发器在概念上的(a)对高电平敏感(响应)差异.(b)对上升沿敏感(c)对下降沿敏感．

目前应用的触发器主要有三种电路结构:主从触发器、维持阻塞触发器和利用传输延迟的触发器。下面分别予以讨论。

工作原理

将两个图5.2.11(a)所示的D锁存器级联,则构成CMOs主从触发器①,如图5.3,2所示。图中左边的锁存器称为主锁存器,右边的称为从锁存器。主锁存器的锁存使能信号正好与从锁存器反相,利用两个锁存器的交互锁存,则可实现存储数据和输入信号之间的隔离。