- Verilog HDL时延2008/5/28 0:00:00 2008/5/28 0:00:00
- 信号在电路中传输会有传播延时等，如线延时、器件延时。时延就是对延时特性的hdl描 述。举例如下：assign # 2 b = a； 表示 b信号在2个时间单位后得到a信号的值...[全文]
- Verilog HDL 主要功能list2008/5/28 0:00:00 2008/5/28 0:00:00
- y 基本逻辑门，例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计...[全文]
- Verilog HDL 建模概述2008/5/28 0:00:00 2008/5/28 0:00:00
- 在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。线是器件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或非门等）和时序逻辑器件（如寄存器、锁存器、ram等...[全文]
- 用XC9500 CPLD和并行PROM配置Xilinx FPGA2008/5/28 0:00:00 2008/5/28 0:00:00
- 摘 要：xilinx fpga系列可以通过串口配置，本文给出了一个用xc9500和并行prom对xilinx fpga进行串行配置的应用实例。关键词：fpga；cpld；串行配置 概述 随着...[全文]
- VGA图像控制器的CPLD/FPGA设计与实现2008/5/28 0:00:00 2008/5/28 0:00:00
- 摘 要： 本文介绍了一种利用可编程器件cpld/fpga实现vga图像控制器的vhdl设计方案，并给出了一些重要模块的vhdl源程序。 关键词： vga；vhdl；cpld/fpga；仿真综合；...[全文]
- FPGA设计中关键问题的研究2008/5/28 0:00:00 2008/5/28 0:00:00
- 陕西省西安电子科技大学综合业务网国家重点实验室(710071)李刚强 田斌 易克初 随着fpga(field programmable gate array)容量...[全文]
- FAST电路2008/5/28 0:00:00 2008/5/28 0:00:00
- fast (fairchlids advanced schottky ttl) 电路是仙童公司用先进肖特基ttl工艺，即等平面工艺制造的。图a示出从...[全文]
- 精简的FPGA编程方法2008/5/28 0:00:00 2008/5/28 0:00:00
- 引言便携式、小型的仪表和设备是一个非常重要的应用领域，在未来一段时间内会有比较大的市场。而fpga等现场可编程器件也是正在兴起与普及的一种器件，把fpga更好地运用到上述仪表...[全文]
- 中芯与Magma合作ASIC设计项目2008/5/28 0:00:00 2008/5/28 0:00:00
- 中芯国际宣布与magma建立合作伙伴关系，中芯国际将在asic设计项目中采用magma完整的rtl到gdsii设计方案，对方并提供现场技术支持，此举将确保双方的客户能更快更...[全文]
- Verilog HDL行为建模具体实例2008/5/28 0:00:00 2008/5/28 0:00:00
- 7.4 行为建模具体实例以上面的频率计数器为例，其中的 hex2led 和 cnt_4b 模块采用行为建模。2004-08-16 第37页，共41页版权所有，侵权必究 绝密...[全文]
- Verilog HDL行为建模--- 过程赋值语句2008/5/28 0:00:00 2008/5/28 0:00:00
- 7.3 过程赋值语句verilog hdl 中提供两种过程赋值语句 initial 和 always 语句，用这两种语句来实现行为的建模。这两种语句之间的执行是并行的，即语句...[全文]
- Verilog HDL 数据流建模--*-阻塞赋值语句2008/5/28 0:00:00 2008/5/28 0:00:00
- 6.2 阻塞赋值语句“=”用于阻塞的赋值，凡是在组合逻辑（如在assign 语句中）赋值的请用阻塞赋值。更深的知识以后再讲。 ...[全文]
- Verilog HDL 数据流建模 --连续赋值语句2008/5/28 0:00:00 2008/5/28 0:00:00
- 6 数据流建模 在3.3.2 节中，我们已经初步了解到数据流描述方式，本节对数据流的建模方式进一步讨论，主要讲述连续赋值语句、阻塞赋值语句、非阻塞赋值语句，并针对一个系统设计...[全文]
- Verilog HDL 结构建模实例化语句2008/5/28 0:00:00 2008/5/28 0:00:00
- 5.3 实例化语句1. 例化语法一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。模块实例化语句形式如下： module_name instance_name(p...[全文]
- Verilog HDL 结构建模--模块端口2008/5/28 0:00:00 2008/5/28 0:00:00
- 模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型（即wire 类型）。输出或输入输出端口能够被重新声明为reg 型。无论是在线网说明还是寄存器说明中，线...[全文]
- Verilog HDL条件语句2008/5/28 0:00:00 2008/5/28 0:00:00
- 4.7 条件语句if 语句的语法如下：if(condition_1) procedural_statement_1 2004-08-16 第25页，共41页版权所有，侵权必...[全文]
- Verilog HDL 连接运算符2008/5/28 0:00:00 2008/5/28 0:00:00
- 4.6.6 连接运算符连接操作是将小表达式合并形成大表达式的操作。形式如下：{expr1, expr2, . . .，exprn} 实例如下所示：wire [7:0] dbu...[全文]
- verilog HDL 结构化建模具体实例2008/5/28 0:00:00 2008/5/28 0:00:00
- 5.4 结构化建模具体实例对一个数字系统的设计，我们采用的是自顶向下的设计方式。可把系统划分成几个功能模块，每个功能模块再划分成下一层的子模块。每个模块的设计对应一个modu...[全文]
- Verilog HDL 2-4解码器举例2008/5/28 0:00:00 2008/5/28 0:00:00
- 2-4解码器电路的门级描述如下：module dec2×4 (a,b,enable,z);input a,b,enable;output [0:3] z;wire abar,...[全文]
- Verilog HDL简单示例2008/5/28 0:00:00 2008/5/28 0:00:00
- 下面是4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外)，在门实例语句中没有指定实例名。module mux4x1 (z,d0,d1,d2,d3,s...[全文]
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