Verilog HDL 2-4解码器举例
发布时间:2008/5/28 0:00:00 访问次数:1623
2-4解码器电路的门级描述如下：
module dec2×4 (a,b,enable,z);
input a,b,enable;
output [0:3] z;
wire abar, bbar;
not # (1,2)
v0 (abar,a),
v1(bbar, b);
nand # (4,3)
n0 (z[3], enable, a,b),
n1 (z[0], enable, abar,bbar),
n2 (z[1], enable, abar,b),
n3 (z[2], enable, a,bbar),
endmodule
module dec2×4 (a,b,enable,z);
input a,b,enable;
output [0:3] z;
wire abar, bbar;
not # (1,2)
v0 (abar,a),
v1(bbar, b);
nand # (4,3)
n0 (z[3], enable, a,b),
n1 (z[0], enable, abar,bbar),
n2 (z[1], enable, abar,b),
n3 (z[2], enable, a,bbar),
endmodule
2-4解码器电路的门级描述如下：
module dec2×4 (a,b,enable,z);
input a,b,enable;
output [0:3] z;
wire abar, bbar;
not # (1,2)
v0 (abar,a),
v1(bbar, b);
nand # (4,3)
n0 (z[3], enable, a,b),
n1 (z[0], enable, abar,bbar),
n2 (z[1], enable, abar,b),
n3 (z[2], enable, a,bbar),
endmodule
module dec2×4 (a,b,enable,z);
input a,b,enable;
output [0:3] z;
wire abar, bbar;
not # (1,2)
v0 (abar,a),
v1(bbar, b);
nand # (4,3)
n0 (z[3], enable, a,b),
n1 (z[0], enable, abar,bbar),
n2 (z[1], enable, abar,b),
n3 (z[2], enable, a,bbar),
endmodule
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