下面是4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外)，在门实例语句中没有指定实例名。

module mux4x1 (z,d0,d1,d2,d3,s0,s1);
output z;
input d0,d1,d2,d3,s0,s1;

and (t0,d0,s0bar,s1bar),
(t1,d1,s0bar,s1),
(t2,d2,s0,s1bar),
(t3,d3,s0,s1),

not (s0bar,s0),
(s1bar,s1);

or (z,t0,t1,t2,t3,);
endmodule
如果或门实例由下列的实例代替呢?
or z (z,t0,t1,t2,t3); //非法的verilog hdl表达式。
　　注意实例名还是z，并且连接到实例输出的线网也是z。这种情况在verilog hdl中是不允许的。在同一模块中，实例名不能与线网名相同。