信号在电路中传输会有传播延时等，如线延时、器件延时。时延就是对延时特性的hdl描

述。举例如下：
assign # 2 b = a；
表示 b信号在2个时间单位后得到a信号的值。如下图：

a：
b：
2

图3

在verilog hdl 中，所有时延都必须根据时间单位进行定义，定义方式为在文件头添加如下语
句：

`timescale 1ns /100ps

其中’timescale 是verilog hdl 提供的预编译处理命令， 1ns 表示时间单位是1ns ，100ps表示
时间精度是100ps。根据该命令，编译工具才可以认知 #2 为2ns。

在verilog hdl 的ieee标准中没有规定时间单位的缺省值，由各模拟工具确定。因此，在写代
码时必须确定。