Verilog HDL 基本语法--标识符
发布时间:2008/5/28 0:00:00 访问次数:818
4.1 标识符
4.1.1 定义
标识符( identifier）用于定义模块名、端口名、信号名等。 verilog hdl 中的标识符( identifier
)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母
或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：
count
count //与count 不同。
r56_68
five$
4.1.2 关键词
verilog hdl 定义了一系列保留字，叫做关键词，附录a 列出了语言中的所有保留字。注意只
有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符always(非关键词)是
不同的。
verilog hdl 定义了一系列保留字，叫做关键词，附录a 列出了语言中的所有保留字。注意只
有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符always(非关键词)是
不同的。
4.1.3 书写规范建议
以下是一些书写规范的要求，可参考公司的《verilog 代码书写规范》。
1、用有意义的有效的名字如 sum 、cpu_addr 等。
2、用下划线区分词。
3、采用一些前缀或后缀，如
时钟采用clk 前缀：clk_50，clk_cpu；
低电平采用_n 后缀：enable_n；
4、统一一定的缩写如全局复位信号 rst。
5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。
6、自定义的标识符不能与保留字同名。
7、参数采用大写，如size 。
以下是一些书写规范的要求，可参考公司的《verilog 代码书写规范》。
1、用有意义的有效的名字如 sum 、cpu_addr 等。
2、用下划线区分词。
3、采用一些前缀或后缀，如
时钟采用clk 前缀：clk_50，clk_cpu；
低电平采用_n 后缀：enable_n；
4、统一一定的缩写如全局复位信号 rst。
5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。
6、自定义的标识符不能与保留字同名。
7、参数采用大写，如size 。
4.1 标识符
4.1.1 定义
标识符( identifier）用于定义模块名、端口名、信号名等。 verilog hdl 中的标识符( identifier
)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母
或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：
count
count //与count 不同。
r56_68
five$
4.1.2 关键词
verilog hdl 定义了一系列保留字，叫做关键词，附录a 列出了语言中的所有保留字。注意只
有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符always(非关键词)是
不同的。
verilog hdl 定义了一系列保留字，叫做关键词，附录a 列出了语言中的所有保留字。注意只
有小写的关键词才是保留字。例如，标识符always (这是个关键词)与标识符always(非关键词)是
不同的。
4.1.3 书写规范建议
以下是一些书写规范的要求，可参考公司的《verilog 代码书写规范》。
1、用有意义的有效的名字如 sum 、cpu_addr 等。
2、用下划线区分词。
3、采用一些前缀或后缀，如
时钟采用clk 前缀：clk_50，clk_cpu；
低电平采用_n 后缀：enable_n；
4、统一一定的缩写如全局复位信号 rst。
5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。
6、自定义的标识符不能与保留字同名。
7、参数采用大写，如size 。
以下是一些书写规范的要求，可参考公司的《verilog 代码书写规范》。
1、用有意义的有效的名字如 sum 、cpu_addr 等。
2、用下划线区分词。
3、采用一些前缀或后缀，如
时钟采用clk 前缀：clk_50，clk_cpu；
低电平采用_n 后缀：enable_n；
4、统一一定的缩写如全局复位信号 rst。
5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致。
6、自定义的标识符不能与保留字同名。
7、参数采用大写，如size 。
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