Verilog HDL 中有两种注释的方式
发布时间:2008/5/28 0:00:00 访问次数:777
4.2 注释
verilog hdl 中有两种注释的方式，一种是以“/*”符号开始，“*/” 结束，在两个符号之间
的语句都是注释语句，因此可扩展到多行。如：
2004-08-16 第17页，共41页
版权所有，侵权必究
/* statement1 ，
statement2，
.. ...
statementn */
以上n个语句都是注释语句。
另一种是以 // 开头的语句，它表示以 // 开始到本行结束都属于注释语句。
4.2 注释
verilog hdl 中有两种注释的方式，一种是以“/*”符号开始，“*/” 结束，在两个符号之间
的语句都是注释语句，因此可扩展到多行。如：
2004-08-16 第17页，共41页
版权所有，侵权必究
/* statement1 ，
statement2，
.. ...
statementn */
以上n个语句都是注释语句。
另一种是以 // 开头的语句，它表示以 // 开始到本行结束都属于注释语句。
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