Verilog HDL 连接运算符
发布时间:2008/5/28 0:00:00 访问次数:1400
4.6.6 连接运算符
连接操作是将小表达式合并形成大表达式的操作。形式如下：
{expr1, expr2, . . .，exprn}
实例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反转的顺序将低端4 位赋给高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位与低4 位交换。
连接操作是将小表达式合并形成大表达式的操作。形式如下：
{expr1, expr2, . . .，exprn}
实例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反转的顺序将低端4 位赋给高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位与低4 位交换。
由于非定长常数的长度未知, 不允许连接非定长常数。例如, 下列式子非法：
{dbus,5} / /不允许连接操作非定长常数。
4.6.6 连接运算符
连接操作是将小表达式合并形成大表达式的操作。形式如下：
{expr1, expr2, . . .，exprn}
实例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反转的顺序将低端4 位赋给高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位与低4 位交换。
连接操作是将小表达式合并形成大表达式的操作。形式如下：
{expr1, expr2, . . .，exprn}
实例如下所示：
wire [7:0] dbus;
assign dbus [7:4] = {dbus [0], dbus [1], dbus[2], dbus[ 3 ] } ;
/ /以反转的顺序将低端4 位赋给高端4 位。
assign dbus = {dbus [3:0], dbus [ 7 : 4 ] } ;
/ /高4 位与低4 位交换。
由于非定长常数的长度未知, 不允许连接非定长常数。例如, 下列式子非法：
{dbus,5} / /不允许连接操作非定长常数。
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