增加乘积项以避免互补项相加,对于图4.3.3(a)所示的逻辑电路,可以根据常用恒等式增加乘积项,将输出逻达u=AC+BC变为L=A+BC+4.3.4卡诺图所示。

对应的逻辑电路示。当A=有z;=C+C+1,不亦为1,补项相加的情况。而1,使G4输出化对输出状态竞争冒险3,￡=/C+BC+/B.

图4.3,4 增加了乘积项⒕B的卡诺图,增加了乘积项B的逻辑电路.

输出端并联电容器,如果逻辑电路在较慢速度下工作,为了消去竞争冒险产生的干扰窄脉冲,4.3.6(b)所示的输出波形。显然,电  图4,3.6并联电容器消去竞争冒险容对窄脉冲起到平波的作用,使输出(a)电路(b)输出波形、端不会出现逻辑错误,但同时也使输出波形上升沿或下降沿变得缓慢。以上介绍了产生竞争冒险的原因和克服竞争冒险的方法。现代数字电路或数字系统的分析与设计,可以借助计算机进行时序仿真,检查电路是否存在竞争冒险现象。仿真时,由于逻辑门电路的传输延迟时间是采用软件设定的标准值或设计者自行设定的值,与电路的实际工作情况有差异,最终要在实验中检查验证。因此,要能很好地解决这一问题,还必须在实践中积累和总结经验。

组合逻辑电路,可以在输出端并联一滤波电容,其容量为4~20 pF之间,如图4.3.6(a)所示,R。是逻辑门电路的输出电阻。若在图4.3.3(a)所示电路的输出端并联电容C,当A=B=1,C的波形与图4.3.3相同的情况下,得到如图用反变量表示,由真值表可以得到如下逻辑表达式

yl=Jorl几r3+rorl roJ3

yo=rOri r2+ror1JoJ3

根据逻辑表达式画出逻辑图,如图4,4.2所示。

图4.4,2 4线2线编码器逻辑图

上述编码器存在一个问题,如果几~J3中有2个或2个以上的取值同时为1,输出会出现错误编码。例如,几和r3同时为1时,yl‰为00,此时输出既不是对r2或几的编码,更不是对几的编码。而实际应用中,经常会遇到两个以上的输入同时为1的情况。例如在例4.2.1中,特快、直快和慢车可能会同时请求进站,但指示列车进站的逻辑电路只能响应其中一个请求。因此,必须根据轻重缓急,规定好这些控制对象允许操作的先后次序,即优先级别。别这类请求信号的优先级别并进行编码的逻辑部件称为优先编码器。

优先编码器,4线2线优先编码器的功能表如表4.4.2所示。由表4,4.2可知几~r3的优先级别。例如,对于r。,只有当r1、f2、r3均为0,即均无有效电平输入,且几为1时,输出为00。对于r3,无论其他3个输入是否为有效电平输人,输出均为11。由此可知f3的优先级别高于几的优先级别,且这4个输入的优先级别的高低次序依次为了3、r2、f1、fO。优先编码器允许2个.

表4.4.2 4线一2线优先编码器真值表

以上的输人同时为1,但只对优先级别比较高的输入进行编码。由表4.4.2可以得出该优先编码器的逻辑表达式为组合逻辑电路,表4.4,1 4线2线编码器真值表.

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