TDA5140 时计数器的使能控制信号
发布时间:2020/1/11 20:48:21 访问次数:1672
解:(1)设计分析冲频率为1Hz功能,校正输人脉冲频率为1Hz块的方法,用Verilog语言进行设计。
数字钟组成框图,数字电子钟的组成框图如图7.5.2所示,它由2个六十进制计数器、1个二十四进制计数器和2个2选1选择器共5个模块构成,3个计数器公用一个时钟信号CP,为同步8421BCD码输出的计数器,在秒、分、小时计数器的输出端接上点画线框内的译码显示电路,即可显示出数码(即时间)。
图7.5.2中两个选择器分别用于选择分计数器和时计数器的使能控制信号。对时间进行校正时,在控制端(A~Ho、14a~M)的作用下,使能信号接高电平,此时每来1个时钟信号,计数器加1计数,从而实现对小时和分钟的校正。正常计时时,使能信号来自于低位计数器的输出,即秒计数器计到59s时,产生输出信号(sCo=1)使分计数器加1,分、秒计数器同时计到最大值(59 min59 s)时,产生输出信号(MCo・1)使小时计数器加1。
逻辑设计,用EDA技术和可编程器件的,设计进制数器选择器码,实现上述功能的Verilog HDL程序如下所示。整个程序分为两个层次4个模块,其层次结构如图7.5.3所示。底层由3个模块组成,六进制计数器模块(counte⒗v)、十进制计数器模块(counter1o.v)和二十四进制计数器模块(counter24.v),顶层有1个模块(top~clock.v),它调用底层的3个模块完成数字钟的计时功能。其中,底层的六进制计数器模块和十遇刺计数器模块分别被调用两次,构成六十进制的秒计数器和分计数器。
分计数器秒计数器,数字钟程序的层次结构图,设计实现的过程与例7.5.1中相似,此处从略。
半导体存储器是现代数字系统特别是计算机中的重要组成部分,它可分为ROM和RAM两大类,属于MOs工艺制成的大规模集成电路。
dROM是一种非易失性的存储器,它存储的是固定数据,一般只能被读出。根据数据写入方式的不同,ROM又可以分成固定ROM和可编程ROM。可编程ROM又可以细分为PROM、EPROM、E2PRoM和闪烁存储器等。特别是E2PROM和闪烁存储器可以进行电擦写,已兼有了RAM的特性。
RAM是一种时序逻辑电路,具有记忆功能。它存储的数据随电源断电而消失,因此是一种易失性的读写存储器。它包含SRAM和DRAM两种类型,前者用触发器记忆数据,后者靠MOs管栅极电容存储数据。因此,在不停电的情况保持不变况下,SRAM的数据可以长久保持,而DRAM则必须定期刷新。
Lil无论是SRAM还是DRAM,目前都有在时钟脉冲作用下工作的同步RAM(sSRAM和SDRAM),而且同步RAM已成为主流存储器。在此基础上发展起来的DDR、DDR Ⅱ和QDR等RAM也已愈来愈多地应用于计算机内存、显存和通信设各中。
可编程逻辑器件(PLD)的使用越来越广泛,用户可以自行设计该类器件的逻辑功能。它们具有集成度高、可靠性高、处理速度快和保密性好等特点。CPLD是在GAL的基础上发展起来的复杂可编程逻辑器件,其电路结构的核心是与一或阵列和触发器,且可以在系统编程(ISP特性)。
江I FPGA是基于LUT实现逻辑函数的可编程器件,且大部分FPGA的LUT由SRAM构成。它以功能很强的CLB为基本逻辑单元,可以实现各种复杂的逻辑功能,同时还可以兼作RAM使用。FPGA是目前规模最大、密度最高的可编程器件。
只读存储器,指出下列存储系统各具有多少个存储单元,至少需要几根地址线和数据线。
(1)64K×1 (2)256K×4 (3)1M×1 (4)128K×8
设存储器的起始地址为全0,试指出下列存储系统的最高地址的十六进制地址码为多少?
(1)2K×1 (2)16K×4 (3)256K×32
试确定用ROM实现下列逻辑函数时所需的容量:
实现两个3位二进制数相乘的乘法器。
将8位二进制数转换成十进制数(用BCD码表示)的转换电路。
用一片128×8位的ROM实现各种码制之间的转换。要求用从第0个地址单元(全0地址)开始的前16个单元中的10个,实现8421BCD码到余3码的转换;用第16个地址单元开始,接下来的16个单元中的10个,实现余3码到8421BCD码的转换。试求:
列出ROM的地址与内容对应关系的真值表。
确定输人变量和输出变量与ROM地址线和数据线的对应关系。
简要说明将8421BCD码的0101转换成余3码和将余3码的1001转换成8421BCD码的过程。
利用ROM构成的任意波形发生器如图题7.1,5所示,改变ROM的内容,即可改变输出波形。当ROM的内容如表题7.1.5所示时,画出输出端随CP变化的波形。
深圳市唯有度科技有限公司http://wydkj.51dzw.com/
解:(1)设计分析冲频率为1Hz功能,校正输人脉冲频率为1Hz块的方法,用Verilog语言进行设计。
数字钟组成框图,数字电子钟的组成框图如图7.5.2所示,它由2个六十进制计数器、1个二十四进制计数器和2个2选1选择器共5个模块构成,3个计数器公用一个时钟信号CP,为同步8421BCD码输出的计数器,在秒、分、小时计数器的输出端接上点画线框内的译码显示电路,即可显示出数码(即时间)。
图7.5.2中两个选择器分别用于选择分计数器和时计数器的使能控制信号。对时间进行校正时,在控制端(A~Ho、14a~M)的作用下,使能信号接高电平,此时每来1个时钟信号,计数器加1计数,从而实现对小时和分钟的校正。正常计时时,使能信号来自于低位计数器的输出,即秒计数器计到59s时,产生输出信号(sCo=1)使分计数器加1,分、秒计数器同时计到最大值(59 min59 s)时,产生输出信号(MCo・1)使小时计数器加1。
逻辑设计,用EDA技术和可编程器件的,设计进制数器选择器码,实现上述功能的Verilog HDL程序如下所示。整个程序分为两个层次4个模块,其层次结构如图7.5.3所示。底层由3个模块组成,六进制计数器模块(counte⒗v)、十进制计数器模块(counter1o.v)和二十四进制计数器模块(counter24.v),顶层有1个模块(top~clock.v),它调用底层的3个模块完成数字钟的计时功能。其中,底层的六进制计数器模块和十遇刺计数器模块分别被调用两次,构成六十进制的秒计数器和分计数器。
分计数器秒计数器,数字钟程序的层次结构图,设计实现的过程与例7.5.1中相似,此处从略。
半导体存储器是现代数字系统特别是计算机中的重要组成部分,它可分为ROM和RAM两大类,属于MOs工艺制成的大规模集成电路。
dROM是一种非易失性的存储器,它存储的是固定数据,一般只能被读出。根据数据写入方式的不同,ROM又可以分成固定ROM和可编程ROM。可编程ROM又可以细分为PROM、EPROM、E2PRoM和闪烁存储器等。特别是E2PROM和闪烁存储器可以进行电擦写,已兼有了RAM的特性。
RAM是一种时序逻辑电路,具有记忆功能。它存储的数据随电源断电而消失,因此是一种易失性的读写存储器。它包含SRAM和DRAM两种类型,前者用触发器记忆数据,后者靠MOs管栅极电容存储数据。因此,在不停电的情况保持不变况下,SRAM的数据可以长久保持,而DRAM则必须定期刷新。
Lil无论是SRAM还是DRAM,目前都有在时钟脉冲作用下工作的同步RAM(sSRAM和SDRAM),而且同步RAM已成为主流存储器。在此基础上发展起来的DDR、DDR Ⅱ和QDR等RAM也已愈来愈多地应用于计算机内存、显存和通信设各中。
可编程逻辑器件(PLD)的使用越来越广泛,用户可以自行设计该类器件的逻辑功能。它们具有集成度高、可靠性高、处理速度快和保密性好等特点。CPLD是在GAL的基础上发展起来的复杂可编程逻辑器件,其电路结构的核心是与一或阵列和触发器,且可以在系统编程(ISP特性)。
江I FPGA是基于LUT实现逻辑函数的可编程器件,且大部分FPGA的LUT由SRAM构成。它以功能很强的CLB为基本逻辑单元,可以实现各种复杂的逻辑功能,同时还可以兼作RAM使用。FPGA是目前规模最大、密度最高的可编程器件。
只读存储器,指出下列存储系统各具有多少个存储单元,至少需要几根地址线和数据线。
(1)64K×1 (2)256K×4 (3)1M×1 (4)128K×8
设存储器的起始地址为全0,试指出下列存储系统的最高地址的十六进制地址码为多少?
(1)2K×1 (2)16K×4 (3)256K×32
试确定用ROM实现下列逻辑函数时所需的容量:
实现两个3位二进制数相乘的乘法器。
将8位二进制数转换成十进制数(用BCD码表示)的转换电路。
用一片128×8位的ROM实现各种码制之间的转换。要求用从第0个地址单元(全0地址)开始的前16个单元中的10个,实现8421BCD码到余3码的转换;用第16个地址单元开始,接下来的16个单元中的10个,实现余3码到8421BCD码的转换。试求:
列出ROM的地址与内容对应关系的真值表。
确定输人变量和输出变量与ROM地址线和数据线的对应关系。
简要说明将8421BCD码的0101转换成余3码和将余3码的1001转换成8421BCD码的过程。
利用ROM构成的任意波形发生器如图题7.1,5所示,改变ROM的内容,即可改变输出波形。当ROM的内容如表题7.1.5所示时,画出输出端随CP变化的波形。
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