在后端的互连方面,主要的挑战来自RC延迟。为了降低RC延迟,电介质的乃值必须随着技术节点不断降低。 TAS5112ADCA从180/130nm采用掺氟的氧化硅(FSG)到90/65/奶nm采用致密掺碳的氧化硅(SiCOH),再到32nm以后的多孔的掺碳氧化硅(p SiCOH),材料的乃值从3,5到3.0~2.7,再到小于2.5。不仅金属间电介质,在铜化学机械抛光后的表面沉积的介质阻挡层的乃值也必须不断降低。从130nm采用的氮化硅到90/65/45nm以后采用的掺氮的碳化硅(NDC),材料的虍值从7.5到小于5.3。

   新的材料可能要求采用新的沉积方法。例如高乃的栅极介质,目前主要采用原子层沉积(ALD)的方法,不仅可以更为精确地控制薄膜的厚度,而且沉积温度低,填充能力好,薄膜内的俘获电荷少。叉如后端的多孔掺碳氧化硅的沉积,在常规的等离子体增强CVD(PECVD)沉积过程中,需要加人造孔剂,然后通过紫外固化的方法除去造孔剂,从而在薄膜内留下纳米尺寸的孔隙。

   即使采用相同的材料,由于要求的提高也可能需要采用新的沉积方法。在浅槽隔离(STI)和层间电介质(ILD)的沉积,虽然都是沉积氧化硅,但在45nm以后,对填充能力、等离子损伤的要求越来越高,高密度等离子体CVD(HDP CVD)的方法已经不能满足要求,基于热反应的亚常压CVD(SACVD)已逐渐取代HDP CVD而成为主流。总而言之,随着技术节点的推进,对电介质薄膜沉积的材料和工艺都提出了更高的要求,新的材料和工艺将不断涌现。