电介质在集成电路中主要提供器件、栅极和金属互连间的绝缘,选择的材料主要是氧化硅和氮化硅等,沉积方法主要是化学气相沉积(CVD)。TAR5SB33随着技术节点的不断演进,目前主流产品已经进人65/45nm的世代,32/28nm产品的技术也已经出现,为了应对先进制程带来的挑战,电介质薄膜必须不断引入新的材料和新的工艺。

   在栅极电介质的沉积方面,为了在降低电介质EOT(等效氧化物厚度)的同时,解决栅极漏电的问题,必须提高材料的乃值。在130/90/65nm乃至45nm的世代,对传统热氧化生成的氧化硅进行氮化,生成氮氧化硅是提高乃值的一种有效方法。而且氮氧化硅在提高材料乃值和降低栅极漏电的同时,还可以阻挡来自多晶硅栅内硼对器件的不利影响,工艺的整合也相对简单。到绣/32nm以后,即使采用氮氧化硅也无法满足器件对漏电的要求,高乃介质的引人已经成为必然。Intel公司在45nm已经采用了高乃的栅极介质(主要是氧化铪基的材料,花值约为25),器件的漏电大幅降低一个数量级。