ELFP1621M特别是CMOs电路的多余输入端绝对不能悬空。由于它的输入电阻很大,容易受到静电或工作区域工频电磁场引人电荷的影响,而破坏电路的正常工作状态。

去耦合滤波电容,数字电路或系统往往是由多片逻辑门电路构成,由一公共的直流电源供电。这种电源是非理想的,一般是由整流稳压电路供电,具有一定的内阻抗。当数字电路在高、低状态之间交替变换时,产生较大的脉冲电流或尖峰电流,当它们流经公共的内阻抗时,必将产生相互的影响,甚至使逻辑功能发生错乱。一种常用的处理方法是采用去耦合滤波电容,用10~100 uF的大电容器接在直流电源与地之间,滤除干扰信号。除此以外,对于每一集成芯片的电源与地之间接一个0.1 uF的电容器以滤除开关噪声。

接地和安装工艺,正确的接地技术对于降低电路噪声是很重要的。方法是将电源地与信号地分开,先将信号地汇集在一点,然后将二者用最短的导线连在一起,以避免含有多种脉冲波形(含尖峰电流)的大电流引到某数字器件的输入端而破坏系统正常的逻辑功能。此外,当系统中同时有模拟和数字两种器件时,同样需将二者的地分别连在一起,然后再选用一个合适共同点接地,以免除二者之间的影响。必要时,也可设计模拟和数字两块电路板,各各直流电源,然后将二者的

地恰当地连接在一起。在印制电路板的设计或安装中,要注意连线尽可能短,以减少接线电容产生寄生反馈而引起的寄生振荡。这方面更详细的介绍,可参阅有关文献。某些典型电路应用设计也可参考集成数字电路的数据手册。

此外,CMOs器件在使用和储藏过程中要注意静电感应导致损伤的问题。静电屏蔽是常用的防护措施。

当CMOs和TTL两种电路相互连接时,两者间的电平和电流应满足什么条件?

当TTL门电路驱动CMOS门电路时,是否需要加接口电路?为什么?

当负载所需的电流比较大时,如何增加驱动电流?

如何解决TTL驱动CMOs电路时,高电平参数不兼容问题?

为什么CMOS电路的多余输入端绝对不能悬空?

用Ⅴerilog语言对MOS管构成的数字开关逻辑电路建模,常称为开关级建模,这是Verilog语言提供的最低层次的描述。由于Quartus Ⅱ软件不支持Ver~ilog语言内置的开关级元件,所以本节介绍的开关级电路模型需用其他的通用仿真器(例如Modelsim、Active HDL、Ⅴerilog~XL等)仿真。