晶圆生产出来后，在出晶圆厂之前，要经过一道电性测试，称为晶圆可接受度测试（WAT）。这个测试是测试在切割道（Scribe Line）上的测试键（TestKey）的电性能。测试键通常设计有各种原件，例如不同尺寸的NMOS、PMOS、电阻、电容以及其他工艺相关的特性。这一道可以当做是初选。那些有严重生产问题从而使得测试键的电性能超出规格之外的晶圆会在这一道被筛选出来，报废掉。这一道报废掉的晶圆，因为还没有出货到客户手里，所以是不收取客户钱的，由晶圆厂自己吸收。

WAT测试结束后，晶圆工艺就算完成。下一步就是来到测试厂这里进行测试。第一道晶圆切割前的测试我们称为CP (Chip Probing）, 因为这一道测试是在完整的晶圆上测的，用到的机台，我们称作Prober。每一个产品，都会有针对自己设计的Prober Card, 上面根据芯片的测试焊盘（Pad）的位置装有对应的测试探针及电路与测试台连接。每次测的时候，测试头从上面压下来，探针就会扎到Pad上，然后供电进行测试。

两期我们聊了芯片的封装和测试问题，包括CP测试，FT测试和系统级测试（没看过的朋友可以点击这里 你不知道的那些芯片测试和测试黑幕 和 你了解芯片封装技术吗？）。这一次我们聊一下半导体中良率的问题。

良率是个啥？有什么用？

良率是什么？准确的说，就是总共的芯片（可以是一片wafer，可以是一个批次，可以是一个产品，或者是一段时间内有多少芯片等等）。在这些芯片测试完成后，有哪些芯片是通过测试的，两者相除就是良率，为了聊起来方便，我们就拿晶圆级测试（CP）来做例子。

下面是一片foundry寄给测试厂的wafer，现在要进行CP测试了。

现在我们假设这片wafer总共有100颗芯片，在完成CP1，CP2，CP3之后，只有92颗芯片是通过的。所以说，我们把这一片的良率称作是92%（92/100）。那你可能会问，那又怎么了，有92颗芯片能用，我就用92颗呗，可不是这样哦。因为foundry是按照wafer的价格卖给fabless的，可不是按照芯片的价格卖的。举个例子，假设一片wafer是按照1000美元的价格卖给fabless，那么如果测试的良率是98%，fabless有98颗芯片是能用的，但是如果测试的良率是68%，那只有68颗芯片能用，但是这个时候的价格仍然是1000美元。fabless是不是赔了？所以任何一家fabless都希望拿到的wafer良率是100%（虽然这是不可能的）。

这里你也可能会问？难道foundry生产的wafer良率是0的话，难道fabless也要吃下？当然不是，每个foundry都有赔付标准，当一片wafer的良率如果低于某个值或者某条规则规定的值，而且是认定foundry的原因导致低良的话，fabless是可以找foundry索赔的。至于具体是多少，有哪些rule，这些涉及到商业机密，我们这里就不聊了。大家只需要知道有这么过程就好了。

这里还要说一下，不同产品的良率肯定是不一样的，设计越复杂，测试项越多，良率肯定越低。一个负责任的foundry都会针对产品做良率持续提升，直到这个达到这款产品应该有的良率（具体是多少请看第四part）。

至于FT测试呢，也有良率的问题，计算方法都一样，这里就不再多说了，理解一下就可以。与CP不同的是，如果FT低良，要首先判断是芯片本身的问题（foundry的问题）还是封装问题导致的低良（封装厂的问题）。至于判断方法嘛，这些东西太工程了，违反了我们普及半导体知识的目的，如果感兴趣，可以留言，我看看需不需要再写一期。

测试厂引发的良率问题

在这里还有一个问题，就是因为测试引起的低良问题。比如这颗芯片本身是没有问题的，但是如果probe card的制作不好，或者在测试的时候probe card的探针与芯片的引脚接触不稳定，又或者测试程序设置的时钟不合适等等。如果因为这些问题引起的低良问题，我们可以把它称作测试问题。这些问题会比较麻烦，如果有比较明显的测试map（稍后再聊这个概念），一眼就能看出来，但是如果没有特定测试图形，只能不断的去换probe card，换测试程序来验证了。

关于半导体良率的详细介绍和分析

讲到这里，不得不提一下测试的成本问题。通常情况下，我们会发现，一个IC产品，测试的费用占了整体成本的很大一部分。所以，怎样将测试程式优化到简单而高效（达到必要的测试覆盖率），就是IC设计公司的测试工程师的工作了。测试程式越简化，需要的测试时间就短，测试成本就下降。

一般，在CP阶段，为了节约成本，不会测到全部芯片的功能。比如，有一些需要用到昂贵测试机台的模拟功能测试，可能在CP阶段就被省略，放到后面的FT（Final Test）再进行。

除了在测试程式上优化，在测试方法上优化也是大家一致在努力的方向。

一般用到下面几个方法降低CP测试成本：

1.在生产一段时间后，对于晶圆边缘的低良率芯片，直接忽略掉，不予采用。

一般，我们拿到了一个产品的一定量的CP测试结果后，可以将结果堆叠。Wafer的周边，一些不完整的芯片或者因为过于靠近边缘均匀性受到影响的低良率芯片，直接在测试程式上删除。

关于半导体良率的详细介绍和分析

将上图中的不完整芯片和低良率芯片删除，那么每片晶圆可以少测12个芯片，降低了成本的同时，良率和质量和质量也相对提升。

2.那么上面经过优化的测试map还可以优化吗？我们知道，同一个probe card可以同时测几个芯片，怎么排列是个问题。如果同时可以测6颗，那么排列是2x3 还是3x2，或者1x6，都会对扎针次数产生影响；不同的走针方式，也会产生不同的扎针次数。比如有可能下面第二张图就可能比第一张图少几次扎针，这样就会节省测试时间。现在市面上有专业软件可以模拟和优化这些。

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