适用于高k栅介质和金属栅的栅最后形戊或置换金属栅CMOs工艺流程 T010050

   CMOS逻辑产品工艺流程是制造32nm或更早工艺节点的主导工艺流程。随着CMOS工艺特征尺寸继续按比例缩小到28nm及更小时,需要采用能够减少栅极漏电流和栅极电阻的高嫉栅介质层和金属栅电极以提高器件速度。这些新功能通过采用栅最后形成或置换金属栅(Replaccment Meta卜Gate,RMG)工艺成功地合到CMOS制造工艺流程当中,它类似于栅先形成的常规CMOS工艺流程,只是在吖D结形成后,多晶硅栅极材料被移除并且被沉积的高乃介质层和金属层所取代。以这种方式,可以降低高乃材料的总热预算,提高高乃栅介质层的可靠性。RMG形成之后,继续常规的流程,如接触电极,金属硅化物(接触区域内形成的)和钨插栓工艺流程。继续完成后段工艺流程,形成第1层铜(M1)(单镶嵌)和互连(双镶嵌)结构。