减小系统失配。系统失配的主要原因可以分为工艺偏差、接触孔的电阻、 ADM2587EBRWZ-REEL多晶硅刻蚀速率的变化、扩散区的相互影响和梯度效应。图8。呢所示为两个宽度为2△、长度相同的多晶硅电阻条,这两个电阻的阻值之比设计为2△。

   假设电阻条在制作过程中的宽度偏差为0.1um,则两个电阻的实际阻值之比为←0.1)/(20.1)=2.05,电阻失配达到2⒕%[计算如下:(2.052)⒓05×1OO%=2.4%]。而且,接触孔和电阻端头处的多晶电阻也会带来失配。对于小电阻,失配会更大。

   图8.16所示为两个面积不同的双层多晶电容。假设多晶的刻蚀工艺偏差为0.16um,则两个电容的有效面积分别为10.12和⒛.12,系统失配为1,l%。IC版图除了要体现电路的逻辑或功能确保LVs验证正确外,还要增加一些与LVS无关的图形,以减小中间过程中的偏差,通常称这些图形为Dummy Lγcr。有些Dummy Laycr是为了防止刻蚀时出现刻蚀不足或刻蚀过度而增加的,例如金属的密度不足就需要增加一些金属层以增加金属的密度。另外一些则是考虑到光的反射与衍射,使得关键图形四周情况大致相当,避免因曝光而影响到关键图形的尺寸。下面列举几个例子。