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系统设计信息
22系统设计信息
本节提供了成功应用电气和热设计建议
MPC8313E SYS_CLK_IN
22.1
系统时钟
该MPC8313E包括三个锁相环。
1.平台PLL （AV
DD2
)
生成平台时钟从外部提供
SYS_CLK_IN输入PCI主机模式或SYS_CLK_IN / PCI_SYNC_IN在PCI代理模式。该
使用平台的PLL比被选择的平台和SYS_CLK_IN之间的频率比
配置位中所描述
第20.1节， “系统PLL配置。 ”
2. e300内核PLL （ AV
DD1
)
生成的内核时钟作为从机到平台的时钟。该
使用E300选择了e300内核的时钟和平台之间的时钟频率比
PLL比配置位中所描述
第20.2节， “核心PLL配置。 ”
3.有一个分频PLL，串行解串器模块。
22.2
PLL电源滤波
上面列出的每个锁相环的是通过独立的电源引脚设置有功率（AV
DD1
,
AV
DD2
和SDAV
DD
分别） 。该AV
DD
电平应该总是等同于V
DD
，优选
这些电压是直接从V衍生
DD
通过一个低通滤波器方案，如下面的内容。
有许多方法可以可靠地将电力提供给所述的PLL ，但推荐的解决方法是
提供如图独立滤波电路
图58中，
一到每五个AV的
DD
销。通过
到每一个PLL提供独立的过滤器的机会，以使得噪声注入来自一个PLL的
其他降低。
该电路的目的是在PLL的谐振频率范围从500千赫滤除噪声，以10兆赫
范围内。它应与表面建安装以最小的有效串联电感（ESL）的电容器。
符合霍华德·约翰逊博士的建议
高速数字设计：一本手册
黑魔法
（ Prentice Hall出版社， 1993年） ，同等价值的多个小电容，建议通过
单个大容量的电容。
每个电路应放在尽可能接近特定AV
DD
销被提供，以尽量减少
噪音加上从附近的电路。它应该是可能的路线直接从电容器到AV
DD
销，这是对包的周边，没有通孔的电感。
图58
给出了PLL电源滤波电路。
V
DD
1.0
Ω
2.2 F
2.2 F
低ESL表面贴装电容器
AV
DD1
和AV
DD2
图58. PLL电源滤波电路
MPC8313E的PowerQUICC
II Pro处理器硬件规格，版本2.1
88
飞思卡尔半导体公司
