系统设计信息
对于FC- PBGA表85.封装热特性（续）
特征
管芯结到外壳
JEDEC董事会
不适用
符号
R
θ
JC
价值
0.8
单位
° C / W
笔记
4
注意事项：
1.结温是芯片尺寸的功能，片上功耗，封装热阻，安装位置（板）
温度，环境温度，空气溢流外，其它元件在电路板的功耗和电路板热
性。
2.根据JEDEC JESD51-6与板（ JESD51-7 ）水平。
模具和根据JEDEC JESD51-8在印刷电路板3之间的热阻。电路板温度的测量
电路板上的封装附近的顶表面上。
如通过冷板的方法（MIL SPEC- 883方法测得的模头和壳体顶面4之间的热阻
1012.1 ） 。冷板温度用于所述壳体的温度，测量值包括的热阻
界面层。
21.3
散热器解决方案
每个系统的应用有不同的条件下，热管理解决方案必须解决的问题。如
这样，提供了一个推荐的散热器没有被发现是非常有用的。当散热器被选择，
对安装技术给予特殊考虑。安装散热器的印刷电路板
是使用最多10磅力（45牛顿）垂直于所建议的程序
封装和电路板。裁剪的散热片包不推荐。
22系统设计信息
本节提供了MPC8548E的成功应用，电气设计提出建议。
22.1
系统时钟
该装置包括五个锁相环，如下所示：
1.平台PLL从外部提供的系统时钟输入该平台的时钟。该
使用平台的PLL比被选择的平台和系统时钟之间的频率比
配置位中所描述
第20.2节， “建行/系统时钟PLL比例。 ”
2. e500内核PLL生成的内核时钟作为从站到平台的时钟。频率比
的e500内核的时钟和平台之间的时钟使用PLL E500比选择
配置位中所描述
第20.3条， “ e500内核PLL比率。 ”
3. PCI PLL生成的时钟为PCI总线。
4.局部总线PLL产生的时钟局部总线。
5.有锁相环（PLL）的串行解串器模块。
22.2
PLL电源滤波
上面列出的每个锁相环的是通过独立的电源引脚设置有电源
（ AV
DD
_PLAT ， AV
DD
_Core ， AV
DD
_PCI ， AV
DD
_LBIU和AV
DD
_SRDS ，分别）。该AV
DD
电平应该总是等同于V
DD
，优选这些电压是直接从V衍生
DD
通过一个低通滤波器方案，如下面的内容。
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
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飞思卡尔半导体公司
