系统设计信息
正下方的芯片电源和接地连接。其中，董事会不具备盲孔，
这些电容应放置在一个环围绕装置尽可能靠近电源和地
连接成为可能。
第二，应该有从每个串行解串器供给的1 μF陶瓷芯片电容器（SV
DD
和
XV
DD
），以在设备的每一侧上的电路板的地平面。这应该为所有的SerDes完成
耗材。
第三，该设备和任何SerDes的电压调节器之间应该有一个10微法，低
等效串联电阻（ESR ）的SMT钽芯片电容器和一个100微法，低ESR的SMT
片式钽电容。这应该为所有的SerDes用品来完成。
22.5
推荐连接
为确保可靠的操作，强烈建议不使用的输入端连接到一个适当的信号
的水平。所有未用的低电平输入应连接到V
DD
，电视
DD
， BV
DD
， OV
DD
， GV
DD
和LV
DD
作为
所需。所有未使用的高有效输入应连接到GND 。所有的NC （无连接）信号必须
保持悬空。电源线和地线连接时，必须向所有外部V
DD
，电视
DD
， BV
DD
,
OV
DD
， GV
DD
， LV
DD
和GND管脚的装置。
22.6
上拉和下拉电阻的要求
在MPC8548E需要弱上拉电阻（ 2-10 kΩ的建议）在漏极开路型引脚
包括我
2
的引脚和PIC （中断）引脚。
JTAG接口的正确操作需要一组系统控制引脚的配置
在演示
图62 。
必须小心，以确保这些引脚被保持在一个有效拉高
正常工作条件下的状态，因为大多数有异步行为和虚假的断言使
不可预知的结果。
下面的引脚不能在上电复位拉下来： TSEC3_TXD [ 3 ] ， HRESET_REQ ，
TRIG_OUT / READY / QUIESCE ， MSRCID [2 ： 4 ] ，睡着了。该DMA_DACK [0：1 ] ，并且TEST_SEL /
TEST_SEL引脚必须POR配置过程中设置为正确的状态。是指的在pinlist表
更多细节个人设备
请参阅PCI 2.2规范要求的所有PCI拉跌宕。
22.7
输出缓冲的直流阻抗
在MPC8548E驱动的特点在工艺，电压和温度。对于所有的公交车，司机
是推挽单端驱动程序类型（漏极开路，因为我
2
C).
为了测量
0
对于单端驱动器，一个外部电阻从芯片焊盘到0V连接
DD
或GND 。然后，每个电阻器的值是变化的，直到焊盘电压为0V
DD
/ 2 （见
图60） 。
该
输出阻抗是两种成分的平均值，的上拉和下拉器件的电阻。
当数据被保持较高， SW1闭合（ SW2断开）和R
P
进行修整，直到在衬垫上的电压等于
OV
DD
/2. R
P
然后变为上拉器件的电阻。
P
和R
N
被设计为接近每
其他的价值。于是，Z
0
= (R
P
+ R
N
)/2.
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
飞思卡尔半导体公司
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