时钟
表77.处理器内核时钟规格（ MPC8543E ）
最大处理器，核心频率
特征
民
e500内核处理器频率
800
800兆赫
最大
800
1000兆赫
民
800
最大
1000
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行系统时钟比和e500内核，以建行的比例设置，必须选择使得所产生的系统时钟
频率的e500 （核心）频率，和CCB频率不超过各自的最大或最小操作
频率。请参阅
第20.2节， “建行/系统时钟PLL比”
和
第20.3条， “ e500内核PLL比”
对比率的设置。
2. ）最小e500内核频率是基于333兆赫的最低平台频率。
表78.内存总线时钟规格（ MPC8548E和MPC8547E ）
最大处理器，核心频率
特征
1000， 1200， 1333 MHz的
民
内存总线时钟速度
166
最大
266
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行时钟SYSCLK比和e500内核，以建行的时钟比率的设置必须选择使得所得
SYSCLK的频率的e500 （核心）频率，和CCB时钟频率不超过各自的最大或最小值
工作频率。请参阅
第20.2节， “建行/系统时钟PLL比”
和
第20.3条， “ e500内核PLL比”
对比率
设置。
2.内存总线速度的一半DDR / DDR2的数据速率，因此，上半年该平台的时钟频率。
表79.内存总线时钟规格（ MPC8545E ）
最大处理器，核心频率
特征
800 ， 1000 ， 1200 MHz的
民
内存总线时钟速度
166
最大
200
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行时钟SYSCLK比和e500内核，以建行的时钟比率的设置必须选择使得所得
SYSCLK的频率的e500 （核心）频率，和CCB时钟频率不超过各自的最大或最小值
工作频率。请参阅
第20.2节， “建行/系统时钟PLL比”
和
第20.3条， “ e500内核PLL比”
对比率
设置。
2.内存总线速度的一半DDR / DDR2的数据速率，因此，上半年该平台的时钟频率。
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
124
飞思卡尔半导体公司
