时钟
表80.内存总线时钟规格（ MPC8543E ）
最大处理器，核心频率
特征
民
内存总线时钟速度
166
800 ， 1000 MHz的
最大
200
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行时钟SYSCLK比和e500内核，以建行的时钟比率的设置必须选择使得所得
SYSCLK的频率的e500 （核心）频率，和CCB时钟频率不超过各自的最大或最小值
工作频率。请参阅
第20.2节， “建行/系统时钟PLL比”
和
第20.3条， “ e500内核PLL比”
对比率
设置。
2.内存总线速度的一半DDR / DDR2的数据速率，因此，上半年该平台的时钟频率。
20.2
建行/ SYSCLK PLL比率
建行时钟驱动e500内核复杂的总线（ CCB）的时钟，并且也被称为平台
时钟。建行的频率使用下面的复位信号设置，如图
表81 ：
系统时钟输入信号
在上电时的LA [ 28:31 ]二进制值
请注意，没有默认此PLL的比例;这些信号必须拉至所需的值。另外请注意
该DDR数据传输速率是决定因素在选择建行总线频率，由于建行
频率必须等于DDR的数据传输速率。
关于PCI_CLK规格，请参考
PCI 2.2特定连接的阳离子。
表81.建行倍频
洛杉矶[ 28:31 ]信号的二进制值
0000
0001
0010
0011
0100
0101
0110
0111
建行：系统时钟比率
16:1
版权所有
2:1
3:1
4:1
5:1
6:1
版权所有
洛杉矶[ 28:31 ]信号的二进制值
1000
1001
1010
1011
1100
1101
1110
1111
建行：系统时钟比率
8:1
9:1
10:1
版权所有
12:1
20:1
版权所有
版权所有
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
飞思卡尔半导体公司
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