时钟
20时钟
本节介绍MPC8548E的PLL配置。注意，平台时钟是相同
以核心复杂的总线（ CCB）的时钟。
20.1
时钟范围
表75
通过
表77
提供的定时规范为处理器核心和
表78 ，
通过
表80
提供时钟规格的内存总线。
表75.处理器内核时钟规格（ MPC8548E和MPC8547E ）
最大处理器，核心频率
特征
1000兆赫
民
e500内核处理器频率
800
最大
1000
1200兆赫
民
800
最大
1200
1333兆赫
民
800
最大
1333
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行系统时钟比和e500内核，以建行的比例设置，必须选择使得所产生的系统时钟
频率的e500 （核心）频率，和CCB频率不超过各自的最大或最小操作
频率。请参阅
第20.2节， “建行/系统时钟PLL比”
和
第20.3条， “ e500内核PLL比”
对比率的设置。
2. ）最小e500内核频率是基于333兆赫的最低平台频率。
表76.处理器内核时钟规格（ MPC8545E ）
最大处理器，核心频率
特征
800兆赫
民
e500内核处理器频率
800
最大
800
1000兆赫
民
800
最大
1000
1200兆赫
民
800
最大
1200
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行系统时钟比和e500内核，以建行的比例设置，必须选择使得所产生的系统时钟
频率的e500 （核心）频率，和CCB频率不超过各自的最大或最小操作
频率。请参阅
第20.2节， “建行/系统时钟PLL比”
和
第20.3条， “ e500内核PLL比”
对比率的设置。
2. ）最小e500内核频率是基于333兆赫的最低平台频率。
MPC8548E的PowerQUICC III集成处理器的硬件规格，版本8
飞思卡尔半导体公司
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