ICS341
现场可编程SS VersaClock合成
描述
该ICS341是一种低成本，单输出，场
可编程时钟合成器。该ICS341可以
生成输出频率为250千赫至200
兆赫，并且可以采用扩频技术来
降低系统的电磁干扰（EMI） 。
使用ICS “ VersaClock
软件来配置PLL
和输出端，所述ICS341包含一次性
可编程（ OTP） ROM，使得现场
可编程性。编程功能包括： 4
可选择的配置寄存器。
该装置采用锁相环（PLL）的
技术，以从一个标准的基本模式下运行，
廉价晶振或时钟。它可以取代多个
晶体和振荡器，从而节省了电路板空间和成本。
该器件还具有省电功能，
三态时钟输出和关断的PLL时
在PDTS引脚被拉低。
该ICS341也是在工厂可用的编程
定制版本的大批量应用。
特点
8引脚SOIC封装
高频率的精确
M / N倍频PLL ： M = 1 ... 2048 ， N = 1 ... 1024
输出时钟频率高达200 MHz
频率和传播四个ROM的位置
选择
为降低系统EMI的扩频能力
中心或向下传播至4 ％的总
可选择32 kHz或120 kHz的调制
输入晶振频率为5 27 MHz的
输入时钟的频率为2 50MHz的
3.3 V工作电压
先进的低功耗CMOS工艺
对于两个输出时钟，使用ICS342 。三
输出时钟，看到ICS343 。三年多
输出端，看ICS345和ICS348 。
可在Pb（铅）免费包装
框图
VDD
S1:0
晶体或
时钟输入
X1/ICLK
2
OTP ROM
与PLL
分频器
值
PLL时钟合成，
Spred频谱和
控制电路
CLK
水晶
振荡器
X2
外部电容
与晶体输入所需。
GND
PDTS （输出和PLL ）
MDS 341 ê
集成电路系统公司
●
1
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
www.icst.com
ICS341
现场可编程SS VersaClock合成
引脚分配
X1 / CLK我
VDD
GND
S0
1
2
3
4
8
7
6
5
X2
PDTS
S1
CLK
输出时钟选型表
S1
0
0
1
1
S0
0
1
0
1
CLK （兆赫）
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
传播
百分比
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
8引脚（ 150 mil）的SOIC
引脚说明
针
数
1
2
3
4
5
6
7
8
针
名字
X1/ICLK
VDD
GND
S0
CLK
S1
PDTS
X2
针
TYPE
XI
动力
动力
输入
产量
输入
输入
XO
连接至+3.3 V.
连接到地面。
引脚说明
该引脚连接到晶振或外部时钟输入。
选择引脚0上CLK频率选择。内部上拉电阻。
时钟输出。内部弱上拉下来的时候三态。
选择引脚1对CLK频率选择。内部上拉电阻。
关断整个芯片。三态CLK输出低电平时。内部上拉
电阻器。
该引脚连接到晶体或浮动的时钟输入。
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
去耦电容
对于任何高性能的混合信号IC，该
ICS341必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
之间VDD与PCB地平面。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1） 0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容， VDD引脚。 PCB走线
修订版090704
●
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
2
●
MDS 341 ê
集成电路系统公司
525马街，圣何塞，加利福尼亚95126
电话：（ 408 ） 297-1201
●
www.icst.com
ICS341
现场可编程SS VersaClock合成
到VDD引脚应保持尽可能的短，以
应在PCB走线通过地面。距离
铁氧体磁珠和散装解耦从设备是少
关键的。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS341 。这包括信号线刚
该装置的下面，或在邻近的层
设备所使用的接地平面层。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
扩频调制
该ICS341利用频率调制（FM ），以
分发能量在一定范围的频率。通过
调制的输出时钟频率，该装置
在更广泛的范围内有效地降低能源
频率;因此，降低系统的
电磁干扰（EMI） 。调制
速率是从从一个最低限度过渡所述时间
频率到最大频率，然后返回到
最小。
扩频调制可作为应用无论是
“中心扩散”或“向下蔓延” 。在传播中心
调制，从目标频率的偏差为
等于在正方向和负方向。该
有效平均频率等于目标
频率。在应用中，时钟驱动，其中一
组件，最大额定频率，下
传播应适用。在此情况下，最大
频率，包括调制，是目标
频率。有效平均频率小于
目标频率。
该ICS341可以工作在市中心蔓延，向下
传播模式。对于中心的传播，频率可
将+/-之间0.125％调制到+/- 2.0％。为
向下传播时，频率可以调制
之间的-0.25 ％到-4.0 ％ 。
这两个输出频率银行将利用相同的扩频
频谱百分比偏差和调制速率，
如果一个共同的VCO频率可以被识别。
ICS341配置能力
该ICS341的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS341还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示
如：
OutputFreq
=
REFFREQ
-------------------------------------
-
OutputDivide
----
-
M
N
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
扩频调制速率
扩频调制的频率施加到
可发生在各种输出时钟频率
率。对于需要的驱动程序
“下行线路”的PLL ，零延迟缓冲器，还是那些
附着的PCI标准，扩频
调制速率应设置为30-33千赫。对于其他
应用程序，一个120 kHz的调制选项可用。
MDS 341 ê
集成电路系统公司
●
3
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
www.icst.com
ICS341
现场可编程SS VersaClock合成
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS341永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD + 0.5
VDD + 0.5
150
260
125
单位
V
V
V
°C
°C
°C
推荐工作条件
参数
工作环境温度（ ICS341M ）
工作环境温度（ ICS341MI ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.15
典型值。
马克斯。
+70
+85
单位
°C
°C
V
ms
+3.3
+3.45
4
DC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
工作电压
符号
VDD
条件
配置依赖
- 见VersaClock
TM
分钟。
3.15
典型值。
3.3
马克斯。
3.45
单位
V
mA
工作电源电流
输入高电压
国际直拨电话
33.3333 MHz的输出，
PDTS = 1 ，空载
注1
PDTS = 0
S1:S0
S1:S0
VDD-0.5
11
mA
20
2
0.4
0.4
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
V
IH
V
IL
V
IH
V
IL
V
IH
A
V
V
V
V
V
ICLK
VDD/2+1
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参数
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
额定输出
阻抗
内部上拉电阻
内部上拉电阻
内部下拉电阻
输入电容
符号
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
R
PUP
R
PUP
R
PD
C
IN
S1:S0
PDTS
ICLK
条件
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
分钟。
VDD-0.4
2.4
典型值。
马克斯。
VDD/2-1
单位
V
V
V
0.4
±70
20
250
250
525
4
V
mA
k
k
k
pF
CLK输出
输入
注1 ：例25 MHz晶振输入为33.3兆赫，空载和VDD = 3.3 V输出
AC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
输入频率
输出频率
输出上升时间
输出下降时间
占空比
开机时间
符号
F
IN
条件
基频晶体
输入时钟
分钟。
5
2
0.25
典型值。
MAX 。单位
27
50
200
兆赫
兆赫
兆赫
ns
ns
60
10
2
%
ms
ms
t
OR
t
OF
20 ％至80％ ，注1
80 ％至20％ ，注1
注2
PLL锁定时间从
上电
PDTS变为高电平，直到
稳定的CLK输出，
扩频关闭
PDTS变为高电平，直到
稳定的CLK输出，
扩频上
40
1
1
49-51
4
.2
4
7
ms
一个西格玛时钟周期抖动
最大绝对抖动
注1：与15 pF负载。
t
ja
配置依赖
偏离均值。
配置依赖
50
+200
ps
ps
注2 ：占空比为配置而定。大多数配置是最低45％，最高55 ％ 。
注3 ： ICS测试模式输出时就CLK为每个PLL电第170个时钟周期。 PDTS
过渡高位选择地址的变化。
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描述
该ICS341是一种低成本，单输出，场
可编程时钟合成器。该ICS341可以
生成输出频率为250千赫至200
兆赫，并且可以采用扩频技术来
降低系统的电磁干扰（EMI） 。
使用ICS “ VersaClock
软件来配置PLL
和输出端，所述ICS341包含一次性
可编程（ OTP） ROM，使得现场
可编程性。编程功能包括： 4
可选择的配置寄存器。
该装置采用锁相环（PLL）的
技术，以从一个标准的基本模式下运行，
廉价晶振或时钟。它可以取代多个
晶体和振荡器，从而节省了电路板空间和成本。
该器件还具有省电功能，
三态时钟输出和关断的PLL时
在PDTS引脚被拉低。
该ICS341也是在工厂可用的编程
定制版本的大批量应用。
特点
8引脚SOIC封装
高频率的精确
M / N倍频PLL ： M = 1 ... 2048 ， N = 1 ... 1024
输出时钟频率高达200 MHz
频率和传播四个ROM的位置
选择
为降低系统EMI的扩频能力
中心或向下传播至4 ％的总
可选择32 kHz或120 kHz的调制
输入晶振频率为5 27 MHz的
输入时钟的频率为2 50MHz的
3.3 V工作电压
先进的低功耗CMOS工艺
对于两个输出时钟，使用ICS342 。三
输出时钟，看到ICS343 。三年多
输出端，看ICS345和ICS348 。
可在Pb（铅）免费包装
框图
VDD
S1:0
晶体或
时钟输入
X1/ICLK
2
OTP ROM
与PLL
分频器
值
PLL时钟合成，
Spred频谱和
控制电路
CLK
水晶
振荡器
X2
外部电容
与晶体输入所需。
GND
PDTS （输出和PLL ）
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现场可编程SS VersaClock合成
引脚分配
X1 / CLK我
VDD
GND
S0
1
2
3
4
8
7
6
5
X2
PDTS
S1
CLK
输出时钟选型表
S1
0
0
1
1
S0
0
1
0
1
CLK （兆赫）
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
传播
百分比
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
8引脚（ 150 mil）的SOIC
引脚说明
针
数
1
2
3
4
5
6
7
8
针
名字
X1/ICLK
VDD
GND
S0
CLK
S1
PDTS
X2
针
TYPE
XI
动力
动力
输入
产量
输入
输入
XO
连接至+3.3 V.
连接到地面。
引脚说明
该引脚连接到晶振或外部时钟输入。
选择引脚0上CLK频率选择。内部上拉电阻。
时钟输出。内部弱上拉下来的时候三态。
选择引脚1对CLK频率选择。内部上拉电阻。
关断整个芯片。三态CLK输出低电平时。内部上拉
电阻器。
该引脚连接到晶体或浮动的时钟输入。
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
去耦电容
对于任何高性能的混合信号IC，该
ICS341必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
之间VDD与PCB地平面。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1） 0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容， VDD引脚。 PCB走线
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晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
2
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ICS341
现场可编程SS VersaClock合成
到VDD引脚应保持尽可能的短，以
应在PCB走线通过地面。距离
铁氧体磁珠和散装解耦从设备是少
关键的。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS341 。这包括信号线刚
该装置的下面，或在邻近的层
设备所使用的接地平面层。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
扩频调制
该ICS341利用频率调制（FM ），以
分发能量在一定范围的频率。通过
调制的输出时钟频率，该装置
在更广泛的范围内有效地降低能源
频率;因此，降低系统的
电磁干扰（EMI） 。调制
速率是从从一个最低限度过渡所述时间
频率到最大频率，然后返回到
最小。
扩频调制可作为应用无论是
“中心扩散”或“向下蔓延” 。在传播中心
调制，从目标频率的偏差为
等于在正方向和负方向。该
有效平均频率等于目标
频率。在应用中，时钟驱动，其中一
组件，最大额定频率，下
传播应适用。在此情况下，最大
频率，包括调制，是目标
频率。有效平均频率小于
目标频率。
该ICS341可以工作在市中心蔓延，向下
传播模式。对于中心的传播，频率可
将+/-之间0.125％调制到+/- 2.0％。为
向下传播时，频率可以调制
之间的-0.25 ％到-4.0 ％ 。
这两个输出频率银行将利用相同的扩频
频谱百分比偏差和调制速率，
如果一个共同的VCO频率可以被识别。
ICS341配置能力
该ICS341的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS341还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示
如：
OutputFreq
=
REFFREQ
-------------------------------------
-
OutputDivide
----
-
M
N
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
扩频调制速率
扩频调制的频率施加到
可发生在各种输出时钟频率
率。对于需要的驱动程序
“下行线路”的PLL ，零延迟缓冲器，还是那些
附着的PCI标准，扩频
调制速率应设置为30-33千赫。对于其他
应用程序，一个120 kHz的调制选项可用。
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现场可编程SS VersaClock合成
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS341永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD + 0.5
VDD + 0.5
150
260
125
单位
V
V
V
°C
°C
°C
推荐工作条件
参数
工作环境温度（ ICS341M ）
工作环境温度（ ICS341MI ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.15
典型值。
马克斯。
+70
+85
单位
°C
°C
V
ms
+3.3
+3.45
4
DC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
工作电压
符号
VDD
条件
配置依赖
- 见VersaClock
TM
分钟。
3.15
典型值。
3.3
马克斯。
3.45
单位
V
mA
工作电源电流
输入高电压
国际直拨电话
33.3333 MHz的输出，
PDTS = 1 ，空载
注1
PDTS = 0
S1:S0
S1:S0
VDD-0.5
11
mA
20
2
0.4
0.4
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
V
IH
V
IL
V
IH
V
IL
V
IH
A
V
V
V
V
V
ICLK
VDD/2+1
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ICS341
现场可编程SS VersaClock合成
参数
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
额定输出
阻抗
内部上拉电阻
内部上拉电阻
内部下拉电阻
输入电容
符号
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
R
PUP
R
PUP
R
PD
C
IN
S1:S0
PDTS
ICLK
条件
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
分钟。
VDD-0.4
2.4
典型值。
马克斯。
VDD/2-1
单位
V
V
V
0.4
±70
20
250
250
525
4
V
mA
k
k
k
pF
CLK输出
输入
注1 ：例25 MHz晶振输入为33.3兆赫，空载和VDD = 3.3 V输出
AC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
输入频率
输出频率
输出上升时间
输出下降时间
占空比
开机时间
符号
F
IN
条件
基频晶体
输入时钟
分钟。
5
2
0.25
典型值。
MAX 。单位
27
50
200
兆赫
兆赫
兆赫
ns
ns
60
10
2
%
ms
ms
t
OR
t
OF
20 ％至80％ ，注1
80 ％至20％ ，注1
注2
PLL锁定时间从
上电
PDTS变为高电平，直到
稳定的CLK输出，
扩频关闭
PDTS变为高电平，直到
稳定的CLK输出，
扩频上
40
1
1
49-51
4
.2
4
7
ms
一个西格玛时钟周期抖动
最大绝对抖动
注1：与15 pF负载。
t
ja
配置依赖
偏离均值。
配置依赖
50
+200
ps
ps
注2 ：占空比为配置而定。大多数配置是最低45％，最高55 ％ 。
注3 ： ICS测试模式输出时就CLK为每个PLL电第170个时钟周期。 PDTS
过渡高位选择地址的变化。
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ICS341
现场可编程SS VersaClock合成
描述
该ICS341是一种低成本，单输出，场
可编程时钟合成器。该ICS341可以
生成输出频率为250千赫至200
兆赫，并且可以采用扩频技术来
降低系统的电磁干扰（EMI） 。
使用ICS “ VersaClock
软件来配置PLL
和输出端，所述ICS341包含一次性
可编程（ OTP） ROM，使得现场
可编程性。编程功能包括： 4
可选择的配置寄存器。
该装置采用锁相环（PLL）的
技术，以从一个标准的基本模式下运行，
廉价晶振或时钟。它可以取代多个
晶体和振荡器，从而节省了电路板空间和成本。
该器件还具有省电功能，
三态时钟输出和关断的PLL时
在PDTS引脚被拉低。
该ICS341也是在工厂可用的编程
定制版本的大批量应用。
特点
8引脚SOIC封装
高频率的精确
M / N倍频PLL ： M = 1 ... 2048 ， N = 1 ... 1024
输出时钟频率高达200 MHz
频率和传播四个ROM的位置
选择
为降低系统EMI的扩频能力
中心或向下传播至4 ％的总
可选择32 kHz或120 kHz的调制
输入晶振频率为5 27 MHz的
输入时钟的频率为2 50MHz的
3.3 V工作电压
先进的低功耗CMOS工艺
对于两个输出时钟，使用ICS342 。三
输出时钟，看到ICS343 。三年多
输出端，看ICS345和ICS348 。
可在Pb（铅）免费包装
框图
VDD
S1:0
晶体或
时钟输入
X1/ICLK
2
OTP ROM
与PLL
分频器
值
PLL时钟合成，
Spred频谱和
控制电路
CLK
水晶
振荡器
X2
外部电容
与晶体输入所需。
GND
PDTS （输出和PLL ）
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ICS341
现场可编程SS VersaClock合成
引脚分配
X1 / CLK我
VDD
GND
S0
1
2
3
4
8
7
6
5
X2
PDTS
S1
CLK
输出时钟选型表
S1
0
0
1
1
S0
0
1
0
1
CLK （兆赫）
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
传播
百分比
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
用户
CON连接可配置
8引脚（ 150 mil）的SOIC
引脚说明
针
数
1
2
3
4
5
6
7
8
针
名字
X1/ICLK
VDD
GND
S0
CLK
S1
PDTS
X2
针
TYPE
XI
动力
动力
输入
产量
输入
输入
XO
连接至+3.3 V.
连接到地面。
引脚说明
该引脚连接到晶振或外部时钟输入。
选择引脚0上CLK频率选择。内部上拉电阻。
时钟输出。内部弱上拉下来的时候三态。
选择引脚1对CLK频率选择。内部上拉电阻。
关断整个芯片。三态CLK输出低电平时。内部上拉
电阻器。
该引脚连接到晶体或浮动的时钟输入。
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
去耦电容
对于任何高性能的混合信号IC，该
ICS341必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
之间VDD与PCB地平面。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1） 0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容， VDD引脚。 PCB走线
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晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
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到VDD引脚应保持尽可能的短，以
应在PCB走线通过地面。距离
铁氧体磁珠和散装解耦从设备是少
关键的。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS341 。这包括信号线刚
该装置的下面，或在邻近的层
设备所使用的接地平面层。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
扩频调制
该ICS341利用频率调制（FM ），以
分发能量在一定范围的频率。通过
调制的输出时钟频率，该装置
在更广泛的范围内有效地降低能源
频率;因此，降低系统的
电磁干扰（EMI） 。调制
速率是从从一个最低限度过渡所述时间
频率到最大频率，然后返回到
最小。
扩频调制可作为应用无论是
“中心扩散”或“向下蔓延” 。在传播中心
调制，从目标频率的偏差为
等于在正方向和负方向。该
有效平均频率等于目标
频率。在应用中，时钟驱动，其中一
组件，最大额定频率，下
传播应适用。在此情况下，最大
频率，包括调制，是目标
频率。有效平均频率小于
目标频率。
该ICS341可以工作在市中心蔓延，向下
传播模式。对于中心的传播，频率可
将+/-之间0.125％调制到+/- 2.0％。为
向下传播时，频率可以调制
之间的-0.25 ％到-4.0 ％ 。
这两个输出频率银行将利用相同的扩频
频谱百分比偏差和调制速率，
如果一个共同的VCO频率可以被识别。
ICS341配置能力
该ICS341的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS341还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示
如：
OutputFreq
=
REFFREQ
-------------------------------------
-
OutputDivide
----
-
M
N
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
扩频调制速率
扩频调制的频率施加到
可发生在各种输出时钟频率
率。对于需要的驱动程序
“下行线路”的PLL ，零延迟缓冲器，还是那些
附着的PCI标准，扩频
调制速率应设置为30-33千赫。对于其他
应用程序，一个120 kHz的调制选项可用。
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绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS341永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD + 0.5
VDD + 0.5
150
260
125
单位
V
V
V
°C
°C
°C
推荐工作条件
参数
工作环境温度（ ICS341M ）
工作环境温度（ ICS341MI ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.15
典型值。
马克斯。
+70
+85
单位
°C
°C
V
ms
+3.3
+3.45
4
DC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
工作电压
符号
VDD
条件
配置依赖
- 见VersaClock
TM
分钟。
3.15
典型值。
3.3
马克斯。
3.45
单位
V
mA
工作电源电流
输入高电压
国际直拨电话
33.3333 MHz的输出，
PDTS = 1 ，空载
注1
PDTS = 0
S1:S0
S1:S0
VDD-0.5
11
mA
20
2
0.4
0.4
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
V
IH
V
IL
V
IH
V
IL
V
IH
A
V
V
V
V
V
ICLK
VDD/2+1
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参数
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
额定输出
阻抗
内部上拉电阻
内部上拉电阻
内部下拉电阻
输入电容
符号
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
R
PUP
R
PUP
R
PD
C
IN
S1:S0
PDTS
ICLK
条件
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
分钟。
VDD-0.4
2.4
典型值。
马克斯。
VDD/2-1
单位
V
V
V
0.4
±70
20
250
250
525
4
V
mA
k
k
k
pF
CLK输出
输入
注1 ：例25 MHz晶振输入为33.3兆赫，空载和VDD = 3.3 V输出
AC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
输入频率
输出频率
输出上升时间
输出下降时间
占空比
开机时间
符号
F
IN
条件
基频晶体
输入时钟
分钟。
5
2
0.25
典型值。
MAX 。单位
27
50
200
兆赫
兆赫
兆赫
ns
ns
60
10
2
%
ms
ms
t
OR
t
OF
20 ％至80％ ，注1
80 ％至20％ ，注1
注2
PLL锁定时间从
上电
PDTS变为高电平，直到
稳定的CLK输出，
扩频关闭
PDTS变为高电平，直到
稳定的CLK输出，
扩频上
40
1
1
49-51
4
.2
4
7
ms
一个西格玛时钟周期抖动
最大绝对抖动
注1：与15 pF负载。
t
ja
配置依赖
偏离均值。
配置依赖
50
+200
ps
ps
注2 ：占空比为配置而定。大多数配置是最低45％，最高55 ％ 。
注3 ： ICS测试模式输出时就CLK为每个PLL电第170个时钟周期。 PDTS
过渡高位选择地址的变化。
MDS 341 ê
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●
5
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