作者：杭州商学院 姜田华

     摘要：atv750是atmel公司生产的一种可擦除可编程逻辑器件epld（erasable

     programmable logic device）。atv750设计的可编程计数器，具有模值范围大的特点，文中给出了用atv750设计的可编程计数器的设计原理和方法，同时给出了详细的源程序。

    

    

     关键词：可编程计数器

     反馈置零法 epld atv750

     epld是继gal（generic array logic）后出现的新一代pld（programmable

     logic device），它的密度比普通gal大得多，在设计可编程计数器时，仅用一片epld就能实现较大模值的分频计数。本文给出用atmel公司推出的epld芯片atv750来实现可编程计数器的设计过程。

     1 atv750简介

     1.1 atv750的结构描述

     图1为24引脚dip封装形式的atv750的引脚排列，它在逻辑结构方面具如下特点：

     ●带有10个输出逻辑宠单元olmc（output

     logic macrocell），每个olmc有两个或门，每个或门带一半乘积项。每个或门所带的乘积项分别为2×2×4,2×2×5,2×2×6/2×2×7/2×2×8，共有120项乘积项。每个宠单元有两个触发器，每个触发器的输出都有一个三态缓冲器反馈到与门阵列；

     ●可编程与门阵列共有84个输入变量。其中12个专用输入端为24个变量，10个反馈输入端为20个变量，20个触发器的反馈为40个变量；

     ●所有的乘积项共有171项。其中或门带120项，每个宠单元中的两个触发器的异步置0信号ar需要2个乘积项，时钟控制信号ck需要2个乘积项，三态输入缓冲器的使能端oe需要1个乘积项10个宏单元共50个乘积项，另外，所有的触发器还共用一个同步置1信号sp，需要1个乘积项。

     1.2 输出逻辑宏单元olmc

     atv750的输出逻辑宏单元olmc结构如图2所示，它有两个或门or0和or1，一个分离开关，两个d触发器f0和f1，一个2选1多路选择器mux，一个异或门xor和一个三态缓冲器。

     or0、f0和mux组成逻辑组态选择电路，可以构成组合逻辑输出或者寄存器（时序逻辑）输出。f0的输出同时由反馈缓冲器q0反馈回与门阵列。f1是埋入式的，它的输出不接到输出引脚，而是由反馈缓冲器q1反馈到与门阵列，这可看做是逻辑函数的中间变量而在设计中的一个节点。这种结构对设计中间带有触发器的时序电路非常方便。在设计时，可用节点作为中间输出变量来设计f1之前的电路，然后再以引脚作为输出变量，以节点的输出作为输入变量设计f1以后的电路，这样就可把复杂的设计分成两步来进行。

     分离开关的作用是增加或者减少或门or0的乘积项个数。比如，当or0带有4个乘积项时，如果在设计电路时输入变量超过4项，那么，分离开关将经过编程而接通，并将or1所带的4个乘积项接到or0的输入端而使or0的乘积项增加一倍。如果在设计时or0所带的4个乘积项已经费用了，这个开关将通过编程而断开。此时or1的输出直接作为f1的输入信号被全站作为埋入式应用而并不作废。当三态输出缓冲器的使能端oe使其高阴态时，f的输出与f1一样，都可作为埋入式触发器应用。

     两个触发器的时钟信号分别由一个乘积项来供给，即ck0和ck1.异步置0信号也分别由珍上乘积项来供给，即ar0和ar1.这样可以设计异步时序电路。

     触发器的同步置1信号sp可由共用的一个乘积项来供给。mux和三态输出缓冲器可用来构成输出选择电路。

     2 可编程计数器的设计原理

     一般情况下，采用pld设计可编程计数器有四种方法：第一是基于二进制计烽器基础上的反馈置零法；第二是基于二进制计数器基础上的反馈初值法；第三是基于二进制计数器基础上的异步复位法；第四是基于m序列发生器基础上的反馈置零法。其中第一种方法的通用性最强，故常被采用。

     n位同步二进制加法计数器的构造非常有规律，其各级触发