PIC655第一个always语句说明了异步复位到初始状态S0和同步时钟完成的操作,语句

current~state<=next~state;

仅在时钟CP的下降沿被执行,这意味着第二个always语句内部next~state的值变化会在时钟CP下降沿到来时被传送给current~state c第二个anways语句把现态current~state和输人数据Data作为敏感变量,只要其中的任何一个变量发生变化,就会执行顺序语句块内部的case语句,跟在case语句后面的各中状态的转换以及输出信号。注意,在Mealy型电路定的状态时,如果输入信号A发生变化,则输出信号Y

(A,CP,CR,Y);

input A,CP,CR;

output Y;

reg Y;

reg[1:0]current~state,next~state;

parameter  sO=21b00,S1 =2’bO1,S2=2’b11;

always@(negedge CP or negedge CR)

begin

if(~CR)

current~state <=sO;       //Initialize to state so

else

current~state <=next~state;

end

always@(current~state or A)

begin

case(current~state)

sO:begin yˉ<=0;next~state<=(A~==1)?S1:sO;end

s1:begin Y<=0;next~state(=(A~==1)?s2:sO;end

s2:iF(A==1)

begin yˉ(=0;next~state (=s2;end

else

begin Y(=1; next~state <=SO;eˉnd

default:begin Y<=0; next~state (=sO;end

endcase

end

endmodule

图6.6.1所示状态图的Ⅴerilog描述如例6.6.6所示。它说明仅仅用一个always语句描述状态的转换也是可能的,电路的状态用标识符state表示,在时钟信号CP的上升沿到来时,电路状态的变化用case语句进行描述。电路的输出就是触发器的现态,在两次CP信号的上升沿之间,输人信号Data的变化不会影响到输出信号,用assign语句进行说明。