IRKE320-08例6,6,6

//Moore state diagram(Fig.6.6.1)

module Moore~md1(Data,Q,CP,CR);

input Data,CP,CR;

output[1:0]Q;

reg[1:0]state;

paranleter sO=2i b00,s1 =21 bO1,S2=21b10,S3:=2’b11;

always@(posedge CP or negedge CR)

begin

if(~CR)state (=sO;        //Initialize to state so

ense

case(state)

sO:if(~Data)state (=s1;

s1:if(Data)state (=S2;else state <=S3;

s2:if( ~Dat。)state <=s3;

S3:iF( ~Data)state (=sO;

endcase

end

assngn Q=state;               //output of nip-n。ps

endmodule

试用Verilog描述图6,5,1所示的寄存器。

异步计数器和同步计数器的描述方式有何不同?

状态图的建模方法与前述计数器的建模有何区别?试用状态图的建模方法描述

一个4位同步二进制计数器。

时序可编程逻辑器件中的宏单元

如前所述,时序电路由组合电路和存储单元组成。在4.5节中已讨论过组合PLD,在其与一或阵列和输出缓冲电路之间插人触发器,组成如图6.7.1所示的电路,便构成一种时序逻辑的基本宏单元①。图中,触发器的D输人端被一组与一或阵列的输出所激励,它的一个输出经互补缓冲电路反馈到与逻辑阵列的可编程接点。这样一种结构,不仅使D触发器可以存储与一或逻辑阵列的输出状态,而且通过对与一或阵列的编程为时序电路提供了从现态向次态转换的条件,可方便地组成不同逻辑功能的时序电路。触发器的另一输出端通过三态缓冲门接输出引线。在早期的时序PLD“寄存器型PAL”中,集成了多组如图6.7.1所示的电路。