ADS5103IPFBR图5.3.2中的触发器工作过程分为以下两个节拍：

当时钟信号CP=0时，Ｃ=１,Ｃ=０,使TG1导通，TG2断开，Ｄ端输入信号进入主锁存器，这时Ｑ跟随Ｄ端的状态变化，使Ｑ＝Ｄ.例如，Ｄ为1时，经TG1传到G1的输入端，IG4两节拍状使入时了经原与主端锁的5端 ,使0导D端输如 ,D为1同时由于TG3断开 ,切断了从锁存器与主锁存器之间的联系 ,而TG4导通，g3的输入端和G4经从锁存器与主TG4连通 ,构来的状态不②当CP主锁存器的这发器1那样的双稳单元使TG1断开输人端和G2的输入端和G4电路 ,使从锁存的输出端器维持在了D端 ,从而切断的输出端连Q′ 端信号传通 ,使锁存器维持原态不变。这时，TG3导通 ,TG4断开 ,将送到O。若o′=0,经TG3传送给G3的输人端 ,于是Q=0,0=1。

可见 ,从锁存器在工作中总是跟随主锁存器的状态变化 ,触发器因之冠名“主从”。它的输出状态转换发生在CP信号上升沿到来后的瞬问,是如图5.3.1(b)所示时钟脉冲上升沿触发的触发器。而触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号,从功能上考虑称为D触发器。如果以o″+l表示CP信号上升沿到达后触发器的状态,则D触发器的特性可以用下式来表达

￠+1=D              (5・3・1)

称为D触发器的特性方程。它反映了触发器在时钟信号作用后的状态与此前输入信号D的关系。

典型集成电路，图5,3.3是以图5.3,2中电路为基础构成的集成CMOS D触发器的内部逻辑电路。由于实际应用中有时需要对触发器进行异步(即与图中CP信号无关)复位、置位,所以电路中引入了直接置0端RD和直接置1端sD,这两个信号经非门缓冲后,送入主锁存器和从锁存器。从图中看出,当TG1、TG4断开而TG,、TG3导通,即CP=1时,或非门G1和G2构成图5.2,1(a)所示的基本sR锁存器,可以把直接置0或置1信号锁存到Q′和Q′端,进而传送到O和口端。当TG3开,TG4导通,即CP=0时,或非门G3和G4构成基本sR锁存器,同样可把直接置0或置1信号锁存到Q和口端。由图可见,电路中所有输出端都设置了输出缓冲电路,所有输人端也都设置了输人缓冲电路,这是新型CMOs集成电路的特点之一,它提高了电路工作的稳定性。为了避免CP脉冲上升沿或下降沿在跨越阈值电平时的噪声引发触发器的误触发,电路在CP输入端特别设置了施密特反相器以提高抗干扰能力(施密特电路的抗干扰原理见8.3节)。