本节将介绍CMOS超大规模集成电路制造工艺流程的基础知识,重点将放在I艺流程的概要和不同I艺步骤对器件及电路性能的影响上。图3.1显示了一个典型的现代CMC)S逻辑芯片(以65nm节点为例)的结构,包括CMOS晶体管和多层互联。典型的衬底是 R1EX24128BTAS0A型硅或绝缘体上硅(S(Ⅱ),直径为⒛0mm(8″)或300mm(12″)。局部放大图显示出了CM()S晶体管的多晶硅和硅化物栅层叠等细节,由多层铜互连,最上面两层金属较厚,通常被用于制造无源器件(电感或电容),顶层的铝层用于制造封装用的键合焊盘。

   现代CMOS晶体管的主要特征如图3.2所示。在90nm cMOs节点上[2],CMOS晶体管的特征包括钴-多晶硅化物或镍一多晶硅化物多晶栅层叠、氮化硅栅介质、多层(oNO)隔离、浅源/漏(SD)扩展结和镍硅化物SD深结。内部核心逻辑电路的晶体管典型操作电压(1~1.3V),其沟道长度更短(50~70nm),栅介质更薄(25~30A),SD扩展结更浅(200~3ooA)。IO电路的晶体管(即是连接芯片外围电路的接口)的典型操作电压是1.8V、2,5V或3,3V,相应的其沟道更长(100~⒛0nm),栅介质更厚(40~70A),SD扩展结更深(300~500A)。核心逻辑电路较小的操作电压是为了最大限度减小操作功耗。在65mm及45nmCMOS节点,另一个特点是采用了沟道工程「3J],通过沿晶体管沟道方向施加应力来增强迁移率(例如张应力对NMOS中电子的作用和压应力对PMC)S中空穴的作用)。未来CMOS在32nm及以下的节点还会有新的特点,例如新的高乃介质和金属栅层叠[Ⅱ],SiGe SD(对于PMOS),双应变底板,非平面沟道(FinFET)等。      ・