关键T艺参数的变化,如多晶硅栅刻蚀的CDU、由密集到稀疏区的刻蚀偏差(TPEB)、HC55185DIMZ线宽粗糙度(I'WR)以及多晶硅栅形状(特别是底部形状)等,必须被很好地控制,以改善器件性能和提高良率。必须仔细地优化所有这些参数,以避免其中的任何一个退化。众所周知,漏饱和电流(IdMt)是表明器件电性能的基准尺度,其应该正比于器件的有效沟道长度,与多晶硅栅的CDU有着密切的关系。V讪n是评价器件特性的另一个关键参数,图8,15(a)显示的是双斜率VnⅡ这个问题依赖于TPEB的表现。好的TPEB结构不会产双斜率问题。LWR与晶体管的阈值电压变化相关,明显地增大了关态电流的泄漏I。(b)显示的是NM()s泄漏电流的模型预测,以及在0.13umCM()s技术中,对应不同程度的LWR,驱动电流是栅长度的函数的结果。在65nm及以下I艺节点,必须考虑减小多晶硅栅形貌的变化。但第二个进行了退火。即使用了(lF|,饣j然可以在NM(E和PM(B观察到多晶硅顶部严重的负载现象。更高的(Cr1+HBl+cl')比值可以减小这种负载现象,但却不能完全消除;而且过高的CFl比值会导致锥度的形状加大,在65nm及以下丁艺节点中这是不能接受的。对预掺杂的NM()S退火可以驱使掺杂剂在多晶硅栅中分布得更加均匀,导致掺杂剂引人的多晶硅栅形状畸变减弱。但是,没有从根本改善,多品硅栅形状的畸变出现在预掺杂NMOS多晶硅栅的下半部。第△种情况加人F SF|和NF,,前者是腐蚀性更强,产牛聚合物少的气体,后者是对侧墙保护好的气体。结果是在没有见到多晶硅栅形状畸变和预掺杂负载现象;显示的是偏置电压和丁艺时间在主刻蚀和过刻蚀步骤中对多晶硅栅形状影响的效果。(GHIK)显示的是在情况下,两个TEM(透射电f显微镜)形状的例子,可以清楚地看到多品硅栅形状负载在很大程度丨l取决于主刻蚀和过刻蚀的刻蚀均匀性,侧墙角(sWA)可以作为评价指标。

   除了上述问题,线边缘的收缩和栅刻蚀后出现的硅凹陷也引起了更多关注。前者是由在线的端头的二维刻蚀造成的,后者源白过刻蚀步骤中的硅的氧化/消耗。二者可分别通过栅刻蚀的底部抗反射涂层打开步骤和过刻蚀步骤得到某种程度的改进。