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无论是逻辑器件还是存储器件的集成方案

发布时间:2019/1/30 19:37:07 访问次数:3068

  在21世纪初,干法刻蚀应川的分类主要依据器件的功能,大致包括逻辑器件和存储器件。十年后,许多干法刻蚀应用・f共存于逻辑与存储器件屮。HC55185CIMZ无论是逻辑器件还是存储器件的集成方案.很大程度上取决于最终的器件功能,这些器件从速度、能量消耗和其他囚素的角度进行了优化c日益复杂的集成方案,就新结构和不同材料而言,为干法刻蚀带来了差异。

   浅槽隔离Ⅱ用来将构成器件的部件分离丌,在0.18um工艺屮,它已经代替了器件制造巾的I'ΘCOs(硅的局域氧化)隔离技术。在浅槽隔离刻蚀中,精确地控制浅槽隔离CD、沟槽的深度以及顶部圆角,对于器件的性能和良率都是很重要的。过大的浅槽隔离CD的变化,恶化了静态I∶作点漏电流的性能。沟槽深度的变化导致后CMP台阶高度(SH)差,台阶高度被定义为从填充材料顶部表面到硅有源区的距离。尽管需要一个适当的台阶高度来阻止在Si(亠e外延沉积时硅有源区以外暴露,但台阶高度明显的变化会导致对多品硅栅刻蚀底部形貌的影响。过于尖锐的顶角会在浅槽隔离侧墙处产生高的边缘电场,这会导致高漏电,在Id Vg曲线|l表现为“双驼峰”。虽然采用侧墙氧化物退火.或者SiN拉回技术来减小“双驼峰”,但它们无法改善由于局部应力差引起的窄沟道宽度效应。有效的顶部圆角,可以解决这两个问题。如图8.13Ⅱ所示,随着特征尺寸的减小J曾加沟槽深度与沟槽CT)的比值,成为精确刻蚀控制的巨大挑战。这是浅槽隔离图形从(不定形碳)的动力之一,它可以得到更好的侧墙粗糙度、工维尺寸收缩和较少的耐蚀光刻胶的补偿。例如,在前端I艺中的应变I程,它促进F应力薄膜刻蚀、应力近邻技和选择性外延源漏刻蚀等技术的开发。而在后端I艺中,可靠性增强触发F在双大马士革互联工艺中使用金属硬掩膜。不同于存储器件中对大电容的要求,在逻辑器仵巾,对所需要工作率下栅电极的关键尺寸控制得到r高度重视。此外,逻辑电路器件中复杂的连线需要几层额外的金属层。45nm存储器件从铝互连逐渐地转变为铜互连,这使得在后端△艺中日益重视氧化物和/或金属的刻蚀。图8.12显示的是高速逻辑电路产品通常采用的刻蚀I艺,所有标记的刻蚀将会在后面的章节中仔细地讨论。



  在21世纪初,干法刻蚀应川的分类主要依据器件的功能,大致包括逻辑器件和存储器件。十年后,许多干法刻蚀应用・f共存于逻辑与存储器件屮。HC55185CIMZ无论是逻辑器件还是存储器件的集成方案.很大程度上取决于最终的器件功能,这些器件从速度、能量消耗和其他囚素的角度进行了优化c日益复杂的集成方案,就新结构和不同材料而言,为干法刻蚀带来了差异。

   浅槽隔离Ⅱ用来将构成器件的部件分离丌,在0.18um工艺屮,它已经代替了器件制造巾的I'ΘCOs(硅的局域氧化)隔离技术。在浅槽隔离刻蚀中,精确地控制浅槽隔离CD、沟槽的深度以及顶部圆角,对于器件的性能和良率都是很重要的。过大的浅槽隔离CD的变化,恶化了静态I∶作点漏电流的性能。沟槽深度的变化导致后CMP台阶高度(SH)差,台阶高度被定义为从填充材料顶部表面到硅有源区的距离。尽管需要一个适当的台阶高度来阻止在Si(亠e外延沉积时硅有源区以外暴露,但台阶高度明显的变化会导致对多品硅栅刻蚀底部形貌的影响。过于尖锐的顶角会在浅槽隔离侧墙处产生高的边缘电场,这会导致高漏电,在Id Vg曲线|l表现为“双驼峰”。虽然采用侧墙氧化物退火.或者SiN拉回技术来减小“双驼峰”,但它们无法改善由于局部应力差引起的窄沟道宽度效应。有效的顶部圆角,可以解决这两个问题。如图8.13Ⅱ所示,随着特征尺寸的减小J曾加沟槽深度与沟槽CT)的比值,成为精确刻蚀控制的巨大挑战。这是浅槽隔离图形从(不定形碳)的动力之一,它可以得到更好的侧墙粗糙度、工维尺寸收缩和较少的耐蚀光刻胶的补偿。例如,在前端I艺中的应变I程,它促进F应力薄膜刻蚀、应力近邻技和选择性外延源漏刻蚀等技术的开发。而在后端I艺中,可靠性增强触发F在双大马士革互联工艺中使用金属硬掩膜。不同于存储器件中对大电容的要求,在逻辑器仵巾,对所需要工作率下栅电极的关键尺寸控制得到r高度重视。此外,逻辑电路器件中复杂的连线需要几层额外的金属层。45nm存储器件从铝互连逐渐地转变为铜互连,这使得在后端△艺中日益重视氧化物和/或金属的刻蚀。图8.12显示的是高速逻辑电路产品通常采用的刻蚀I艺,所有标记的刻蚀将会在后面的章节中仔细地讨论。



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