现代CM()s逻辑△艺流程的顺序如图3.3所示,工艺参数对应于90nm节点。CMOS逻辑超大规模集成电路的制造通常是在P型硅或绝缘体上硅(SOI)上,直径为⒛0mm(8″)或300mm(12″)。T艺首先形成浅槽隔离(STI),然后形成Il阱区域(对于PMOS晶体管)和「阱区域(对于NMOS晶体管)并分别对阱区域进行选择性注人掺杂。 R1EX24128BTAS0G然后为NM(,S和 PMOS晶体管生长栅氧,接下来形成多晶栅层叠。多晶栅层叠图形化以后形成再氧化,补偿和主隔离结构,接着完成NMOS和PMOS的LDD和源/漏注入掺杂。在这之后,沉积一层介质层,通过图形化,刻蚀和钨塞(W plug)填充形成接触孔。至此,NMOS和PMOS晶体管已经形成了,这些工艺步骤通常被称为前端制程(FEOI')。然后通过单镶嵌技术形成第一层铜(M1),其他的互连通过双镶嵌技术实现。后端制程(BE()I')通过重复双镶嵌技术实现多层互连。

    图3,3中,步骤(a)~步骤(h)用于实现CMOS晶体管,称为前端制程(FEOI');步骤(i)~步骤(j)用于重复制造多层互联,称为后端制程(BEOL)。最顶层的两层金属和铝层被用于制造无源器件和键合焊盘,没有在这里进行介绍。