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QPro的Virtex -II 1.5V FPGA平台
的Virtex -II产品特点
本节简要介绍的Virtex -II的特点。
输入/输出模块（IOB ）
IOB可编程和可分类如下：
使用可选的单倍数据速率或双输入模块
数据速率（ DDR ）寄存器
使用可选的单倍数据速率或DDR输出块
寄存器，和一个可选的三态缓冲器，被驱动
直接地或通过一个或DDR寄存器
双向块（输入和输出的任意组合
CON连接gurations ）
函数发生器F，G是可配置为4输入
查找表（LUT） ，作为16位的移位寄存器，或者为16比特
分布式SelectRAM memory.In此外，两个存储
元素是边沿触发D型触发器或电平触发
敏感的锁存器。
每个CLB具有内部快速互连，并且连接到
开关矩阵，获得普通布线资源。
块状SelectRAM存储器
在块状SelectRAM内存资源的18 KB
双口RAM ，可编程从16K ×1位
512× 36位，在各种深度和宽度配置。
每个端口都完全同步的，独立的，提供
3 "read -期间， write"模式。块状SelectRAM内存
可以级联，以实现大型嵌入式存储块。
对于双端口和单支持的内存配置
端口模式显示在
表3中。
表3：
双端口和单端口配置
16K ×1位
8K ×2个比特
4K ×4位
2K ×9位
1K ×18位
512× 36位
这些寄存器是边沿触发的D型触发器
或电平敏感锁存器。
IOB支持以下单端I / O标准：
LVTTL ， LVCMOS （ 3.3V ， 2.5V ，1.8V和1.5V ）
PCI兼容的（ 33 MHz）的电压为3.3V
的CardBus兼容的（ 33 MHz）的电压为3.3V
GTL和GTLP
HSTL （ I类， II ， III ，和IV ）
SSTL （ 3.3V和2.5V ， I类和II ）
AGP-2X
该数控阻抗（ DCI）的I / O功能
自动为每个I提供了片上端接/ O
元素。
IOB元件还支持以下差分
信号I / O标准：
LVDS
BLVDS （总线LVDS ）
ULVDS
LDT
LVPECL
乘法器模块与各个相关SelectRAM
存储器块。乘法器模块是专用的18× 18 -
位乘法器和基于所述对操作进行了优化
阻止在一个端口上SelectRAM内容。 18 ×18
块的乘法器可以独立使用
SelectRAM资源。读/乘/累加操作
和DSP滤波器结构是非常有效的。
两者SelectRAM存储器和乘法器资源
连接到四个开关矩阵访问一般
布线资源。
全局时钟
在DCM和全局时钟多路复用器缓冲器提供
设计高速时钟方案的完整解决方案。
多达12个DCM块可用。以产生抗扭斜
内部或外部时钟，每个DCM可用于
消除时钟分配延迟。 DCM还提供了
90- ， 180-和270度相移的版本其
输出时钟。细粒度相移提供高
在的1/256的增量分辨率调整阶段
时钟周期。非常灵活的频率合成提供了一种
时钟输出频率等于输入的所有的M / D比
时钟频率，其中，M和D是两个整数。对于
精确的时序参数，请参阅
"QPro的Virtex -II开关
特点， "第53页。
Virtex-II器件具有16个全局时钟MUX缓冲器最多
每个象限8时钟网络。每个全局时钟MUX
缓冲区可以选择的两个时钟输入和开关1
无干扰，从一个时钟到另一个。每个DCM块
能够驱动多达四个的16个全局时钟MUX缓冲器。
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4
两个相邻的焊盘被用于每一个差分对。两
4 IOB块连接到一个开关矩阵来访问
布线资源。
可配置逻辑块（CLB ）
CLB资源包括四片和两个三态缓冲器。
每片包含并等效于：
两个函数发生器（ F和G）
两个存储元件
算术逻辑门
大型多路复用器
广泛的功能能力
快速进位前瞻链
横向级联链（或门）
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
