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QPro的Virtex -II 1.5V FPGA平台
每个存储元件可以被配置既可以作为边沿
触发的D型触发器或作为电平敏感的锁存器。对
输入，输出和三态路径，一个或两个DDR寄存器
都可以使用。
双倍数据速率直接完成由两个
每个路径，由上升沿同步于寄存器（或
下降沿），从两个不同的时钟网。两个时钟
由DCM产生信号，并且必须是180
度的相位差，如图
图4 ，第10页。
那里
有两个输入，输出，以及3态数据信号，每个信号被
交替同步输出。
在所示的DDR机构
图4
可用于
镜上的输出时钟的副本。这是很有用
一种沿具有相同的延迟的数据的时钟。
这也是多个时钟产生，那里是一个有用的
独特的时钟驱动器为每个时钟负载。 Virtex-II器件可以
产生一个时钟的多个副本很少倾斜。
每个组的两个寄存器具有时钟使能信号（ ICE
为输入寄存器，奥西为输出寄存器，并
TCE为三态寄存器） 。时钟使能信号是
活跃的高默认。如果悬空，时钟使能
对于该存储元件默认为激活状态。
每个IOB块具有共同的同步或异步
置位和复位（SR和REV信号）。
SR力存储元件进入状态指定
在SRHIGH或SRLOW属性。 SRHIGH强制逻辑
“1”。 SRLOW强制为逻辑“ 0”。当使用SR ，第二
输入（REV）强制存储元件到相反
状态。复位状态上占主导地位的集
条件。配置或全局后的初始状态
初始化状态是由一个单独的INIT0和INIT1定义
属性。默认情况下， SRLOW属性力量INIT0 ，并
在SRHIGH属性力量INIT1 。
对于每个存储元件中， SRHIGH ， SRLOW ， INIT0 ，
和INIT1属性是独立的。同步或
异步置位/复位是一个IOB块是一致的。
所有的控制信号具有独立的极性。任何
逆变器放置在一个控制输入端被自动吸收。
每个寄存器或锁存器（独立于所有其他寄存器或
锁存器）（见
图5 ，第10页）
可以配置如下：
PAD
表8：
支持的DCI I / O标准
I / O
标准
LVDCI_33
(1)
LVDCI_DV2_33
(1)
LVDCI_25
(1)
LVDCI_DV2_25
(1)
LVDCI_18
(1)
LVDCI_DV2_18
(1)
LVDCI_15
(1)
LVDCI_DV2_15
(1)
GTL_DCI
GTLP_DCI
HSTL_I_DCI
HSTL_II_DCI
HSTL_III_DCI
HSTL_IV_DCI
HSTL_I_DCI
HSTL_II_DCI
HSTL_III_DCI
HSTL_IV_DCI
SSTL2_I_DCI
(2)
SSTL2_II_DCI
(2)
SSTL3_I_DCI
(2)
SSTL3_II_DCI
(2)
产量
V
CCO
3.3
3.3
2.5
2.5
1.8
1.8
1.5
1.5
1.2
1.5
1.5
1.5
1.5
1.5
1.8
1.8
1.8
1.8
2.5
2.5
3.3
3.3
输入
V
CCO
3.3
3.3
2.5
2.5
1.8
1.8
1.5
1.5
1.2
1.5
1.5
1.5
1.5
1.5
不适用
不适用
不适用
不适用
2.5
2.5
3.3
3.3
输入
V
REF
不适用
不适用
不适用
不适用
不适用
不适用
不适用
不适用
0.8
1.0
0.75
0.75
0.9
0.9
0.9
0.9
1.1
1.1
1.25
1.25
1.5
1.5
终止
TYPE
系列
系列
系列
系列
系列
系列
系列
系列
单身
单身
分裂
分裂
单身
单身
分裂
分裂
单身
单身
分裂
分裂
分裂
分裂
注意事项：
1. LVDCI_XX和LVDCI_DV2_XX控制LVCMOS
阻抗缓冲器，匹配参考电阻或半
参考电阻器。
2.这是SSTL兼容。
逻辑资源
IOB块包括六个存储元件，如图
网络连接gure 3 。
X -参考目标 - 图3
IOB
DDR多路复用器
REG
OCK1
REG
ICK1
REG
OCK2
3-State
REG
ICK2
DDR多路复用器
REG
OCK1
输入
没有设置或重置
同步设置
同步复位
同步设置和重置
异步设定（预设）
异步重置（清除）
异步置位和复位（预置和清除）
REG
OCK2
产量
DS031_29_100900
同步复位覆盖的一组，和一个
异步清零覆盖预设。
图3：
的Virtex -II模块IOB
DS122 （ V2.0 ） 2007年12月21日
产品speci fi cation
www.xilinx.com
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