MT90840
在路径中的数据存储器的地址值。一个给定的
输出时隙是通过编程控制
连接内存控制地址的
源输入时隙的地址值。在
同一控制地址输出时隙启用
或三态等每信道的功能设置。
因此，每个输出时隙被单独控制，
并且任何给定的输入时隙可能被复制到一个，
数，或无输出时隙。
发送通道
的发送路径是从串行输入，通过
发射器（Tx ）路径数据存储器，以并行
输出（ PDo0-7 ） 。此路径是由控制
与Tx连接内存的内容。与Tx
连接内存进行编程，每个输出
时隙中，与源的地址值
信道要读出的与Tx数据存储器。最多
512个信道的串行输入的可切换到
2430通道并行输出。
发送通道连接内存
Tx通道连接内存的结构
2430字的16位。这份长达2430 DS0支持
渠道并行率高达19.44兆字节/秒（ 155
Mbps）的。 Tx通道连接内存访问
作为两子回忆：高和低。该
连接内存低（ 2430 ×8 ）的低字节
字的，并且被编程以
串行输入源通道的地址值。
连接存储器高（ 2430 ×8）的高
字的字节。连接存储器高持有
高阶位的源地址值的（多个） ，并且是
还编程，以控制每个信道的功能
如输出驱动器使能和可编程
控制输出。
发送通道数据存储器
Tx通道数据存储器的结构512
字的8位。串行输入时隙转换
并行字节和复制到Tx路径数据
连续的内存，串行数据流串行数据流。
Tx通道数据存储器的最低地址是
STi0 -通道0 ，接下来就是STi0 ，通道1 ，以此类推
上。在2 Mbps时，有32个通道的STi针，
STI1 -通道0将是高于32个地址
STi0 ，通道0 。 Tx通道数据存储器读
出通过Tx连接的并行输出
内存。
接收路径
接收路径是从输入端并联
（ PDi0-7 ） ，通过接收（RX ）数据路径
存储器，串行输出。这个路径被控制
通过在Rx路径连接存储器中的内容。
2-238
数据表
Rx通道连接内存进行编程，用于
每个输出时隙，用的地址值
在Rx路径数据的源信道要被读出
内存。截至2430渠道并行输入，可
切换到串行输出多达512个通道。
每个输出字节，不论交换数据或消息
模式的数据，从存储器中读出，并传递到
并行到串行转换器，然后驱出
串行端口。
接收路径连接内存
Rx通道连接内存的结构
512个字的16位。这份长达512 DS0支持
通道。 Rx通道连接内存
访问时以两个子回忆：高和低。该
连接内存低（ 512× 8）的低字节
字，并且被编程的地址值
并行输入源通道。连接
内存高（ 512 ×8 ）是字的高字节。
连接存储器高位持有的高位
源地址值，并且还被编程
来控制每个通道的功能，例如输出
驱动程序启用和方向控制。
接收路径数据存储器
Rx通道数据存储器的结构2430
字的8位（ 1个字节） 。并行输入时隙
复制到接收路径数据存储顺序。
在Rx路径数据存储器中读出到串行
在接收路径连接存储器端口。
旁路/并行交换路径
旁路/并行交换路径是从并行
输入并行输出。在并行接收数据
输入（ PDi0-7 ）复制到Rx通道接收
存储器中，并且可以被传递到并行输出端
（ PDo0-7 ）下的Tx通道连接的控制
内存。
绕行
在圈计时模式（ TM1和TM2 ） ，这是一个旁路
路径。当旁路位（ PPBY ）对于给定的
并行输出通道的Tx通道设置
连接内存，同样的地址并行输入
信道被复制（旁通到）该并行输出
通道。这使得不往数据通道
本地节点将被旁路到所述输出端口和
向下的环。 “广播”渠道往
每个节点也可以被旁路，因为PPBY是一个
输出控制，并且它不影响可用性
的接收的并行数据转换到
通过CPU接口的串行端口或监控。
并联切换
在并联切换模式（ TM4 ）这是一个开关
路径，和与Tx路径连接存储器是
