数据表
发送路径不提供弹性缓冲，
因此，串行端口时钟必须紧紧
锁定（在频率）到并行端口时钟
（ PCKR ） 。 （抖动超过+/- 100nsec以下。 ） ，这可能是
使用内部的：在以下两种方式之一来实现
时钟分频器（ INTCLK置高） ，或使用一个外部的
PLL或DPLL ，与C4的相位校正由执行
该MT90840 。
内部4.096 MHz的时钟分频器
对于在19.44或16.384 MHz的速率TM2应用
并行端口，并在串行4.096兆赫上
端口，内部时钟分频器可被激活。该
时钟分频器能够产生所需的串行端口
从并行端口的时钟输入时钟输出。
当TM2启用后，时钟分频器提供
4.096兆赫（ SPCKo ）和8千赫（ F0o ）定时，
刚性地锁定到PCKR串行端口和
PPFRi钟表在并行端口。时钟分频器
通过设置在TIM的INTCLK有点高（启用
注册） 。时钟分频器不能在被使用
其中，并行端口工作在应用
6.480兆字节/ s的速率。
外部PLL和C4相位校正
该MT90840还支持使用外部的
锁相环（例如MT9041 / 2） ，以产生4.096或8.192
兆赫从并行端口定时基准。在4.096
MHz的所产生的时钟必须被输入到
MT90840 （在C4 / 8R1或C4 / 8R2 ）相
监视及改正。相位校正后的
4.096 MHz时钟然后在SPCKo引脚输出。
如若C4clock输入的相位（相对于
PPFRi帧输入）漂移超过约
+/- 100nsec ，该MT90840将应用额外的
校正和显示可能的数据损坏与
在RXPAA中断源。在8.192 MHz时，
产生的时钟输入到MT90840 （在C4 / 8R1
或C4 / 8R2 ） ，并且还直接提供给串行
MT90840
总线（该SPCKo输出，不使用在8.192兆赫） 。
串口帧脉冲（ F0o ）将从属于
并行端口的帧脉冲（ PPFRi ） ，并且将
主频由SPCKo ，或8.192 MHz时钟，作为
适当的。
TM2多MT90840子模式（ SFDI ）
对于TM2应用程序需要更多的数据
信道比由单个MT90840 ，它被提供
可以并行地操作的多个MT90840s 。
多MT90840操作是自动的，如果INTCLK
被选择，但是如果一个外部PLL被使用的，串行
该MT90840s的定时端口必须同步。
要做到这一点， MT90840控制PPFRi到F0o
定时和C4的相位控制（正常TM2 ），以及
其余MT90840s必须同步到第一个由
用F0的作为输入参考。该器件提供
参考将在TIM的SFDI位
寄存器组低（正常TM2 ） 。所有其他MT90840s
将有SFDI置高（强制F0为输入） 。
图6b示出了使用两个MT90840s此模式;
另外MT90840s （与SFDI置高）可能
补充说。这个子模式允许的串行端口
多TM2 MT90840s共享一个时钟源。
发送并行端口输出始终
在TM2同步到PPFRi ，所以多
MT90840s也可以连接在一起在一个
并行输出总线。
该TM2多MT90840子模式
可用于工作在6.48兆字节/秒。
不
中央处理器
MT90840
8千赫TX
8
8
8千赫
来源
数据TX
TX / RX时钟
数据RX
8千赫RX
PPFT
PDo0-7
PCKR
PDi0-7
PPFRi
SPCKo
C4 / 8R1 & 2 F0o
4.096 MHz或
8.192兆赫
PLL
（ 8.192兆赫）
STi0-7
STo0-7
8
8
的STi / O 0-7
的STi / O 0-7
4.096兆赫
8千赫
ST- BUS
组件
注：在4.096兆赫使用外部PLL是可选的（ 2.048 Mbps和4.096 Mbps）的
图6a - 定时模式2配置
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