11
10
9
8
7
6
5
0
10 20 30 40 50 60 70 80 90 A0 B0 C0 D0 E0 F0
图3-8典型的张弛振荡器频率与校准值@ 25
o
C
3.5.2
锁相环时序
表3-9 PLL时间
特征
符号
f
OSC
f
OUT
/2
t
锁相环
t
锁相环
民
4
40
—
—
典型值
8
—
10
100
最大
10
80
3
—
200
单位
兆赫
兆赫
ms
ms
频率为PLL
1
PLL输出频率
2
PLL稳定时间
4
0
o
+85
o
C
PLL稳定时间
4
-40
o
0
o
C
1.外部提供的参考时钟应尽可能地自由从任何相位抖动锁相环工作
正确。 PLL的优化，为8MHz晶振输入。
2. ZCLK不得超过80MHz的。有关ZCLK和f的其他信息
OUT
/ 2 ，请参考在所述OCCS章
用户手册。 ZCLK = F
op
3.
不会超过60MHz的为DSP56F802TA60设备。
4.这是在PLL的设置被改变后，以确保可靠的操作所需的最短时间。
56F802技术数据，版本9
24
飞思卡尔半导体公司
