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时钟
19.1
系统配置PLL
该系统PLL通过RCWL [ SPMF ]参数控制。
表58
表示乘法因数
编码为系统PLL 。
表58.系统PLL倍频因子
RCWL [ SPMF ]
0000
0001
0010
0011
0100
0101
0110
0111–1111
系统PLL倍频
因素
版权所有
版权所有
×
2
×
3
×
4
×
5
×
6
版权所有
如上述
第19条， “时钟”
在复位的LBCM ， DDRCM和SPMF参数
配置字低， CFG_CLKIN_DIV配置输入信号选择之间的比率
主时钟输入（ SYS_CLK_IN或PCI_SYNC_IN ）和内部一致的系统总线时钟
（ csb_clk ） 。
表59
显示了预期的频率值的CSB频率选择
csb_clk
to
SYS_CLK_IN / PCI_SYNC_IN比例。
表59. CSB频率选项
输入
时钟
频率（MHz）
2
24
25
csb_clk
高
高
高
高
高
低
低
低
0010
0011
0100
0101
0110
0010
0011
0100
2:1
3:1
4:1
5:1
6:1
2:1
3:1
4:1
100
100
133
120
144
100
125
150
133
100
133
167
33.33
频率（MHz）
133
66.67
CFG_CLKIN_DIV
在复位
1
SPMF
csb_clk
:
输入时钟
比
2
MPC8313E的PowerQUICC
II Pro处理器硬件规格，第0版
72
飞思卡尔半导体公司
