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时钟
表56.可配置时钟单元
单位
TSEC1
TSEC2
安全的核心， I2C ， SAP ， TPR
USB DR
PCI和DMA复杂
默认
频率
选项
关，
csb_clk
,
csb_clk
/2,
csb_clk
/3
关，
csb_clk
,
csb_clk
/2,
csb_clk
/3
关，
csb_clk
， csb_clk / 2 ，
csb_clk
/3
关， csb_clk ， csb_clk / 2 ，
csb_clk
/3
关，
csb_clk
csb_clk
csb_clk
csb_clk
csb_clk
csb_clk
表57
提供了MPC8313E TEPBGA II的工作频率下推荐
工作条件（见
表2）。
表57.工作频率TEPBGA I I
特征
1
e300内核频率（ core_clk ）
连贯的系统总线频率
（ csb_clk ）
DDR1 / 2内存总线频率
（ MCK ）
2
本地总线频率
（ LCLKn ）
3
的PCI输入频率（ SYS_CLK_IN或PCI_CLK ）
最大工作频率
333
167
单位
兆赫
兆赫
167
兆赫
33–66
兆赫
24–66
兆赫
注意事项：
1. SYS_CLK_IN频率， RCWL [ SPMF ]和RCWL [ COREPLL ]的设置必须被选择，使得所得
csb_clk ，
MCK ， LCLK [0：1 ] ，并且
core_clk
频率不超过各自的最大或最小操作
频率。 SCCR [ ENCCM ]和SCCR的值[ USBDRCM ]必须被编程，使得所述最大内部
安全内核和USB模块的工作频率不会超过此表中列出它们各自的价值。
2， DDR数据速率2倍的DDR内存总线频率。
3.局部总线频率为1/2，1/4 ，或1/8
lbc_clk
频率（取决于LCCR [ CLKDIV ] ），其是依次1x或2x
该
csb_clk
频率（取决于RCWL [ LBCM ]）。
MPC8313E的PowerQUICC
II Pro处理器硬件规格，第0版
飞思卡尔半导体公司
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