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时钟
表60. e300内核PLL配置（续）
RCWL [ COREPLL ]
VCO分频器
1
core_clk
:
csb_clk
比
0–1
10
00
01
10
1
2–5
0010
0011
0011
0011
6
1
0
0
0
2.5:1
3:1
3:1
3:1
8
2
4
8
核心VCO频率=核心频率
×
VCO分频器。需要注意的是VCO分频器必须被正确地设置，从而使芯的VCO
频率在400-800MHz的范围内。
19.3
例如时钟频率组合
表61
示出了可以根据所指示的输入来选择多个可能的频率组合
基准频率，具有RCWLR [ LBCM ] = 0和RCWLR [ DDRCM ] = 1 ，这样， LBC操作
同的频率等于csb_clk的频率和DDR控制器工作在两倍频率
的csb_clk 。
表61.系统时钟频率
LBC （ lbc_clk ）
SYS_CLK_
SPMF vcod
IN /
1
2
PCI_CLK
24.0
24.0
6
5
2
2
CSB （ csb_
CLK ）
144.0
120.0
DDR
（ DDR_CLK ）
288.0
240.0
60
USB
REF
3
12.0
12.0
e300内核（ core_clk ）
VCO
/2
/4
/8
×
1
144.0
120.0
×
1.5
216
180
×
2
288
240
×
2.5
360
300
×
3
576.0
480.0
36
30
18.0
15.0
360
25.0
25.0
6
5
2
2
600.0
500.0
150.0
125.0
300.0
250.0
37.5
18.8
注1
Note1
150.0
125.0
225
188
300
250
375
313
375
62.5 31.25 15.6
32.0
32.0
5
4
2
2
640.0
512.0
160.0
128.0
320.0
256.0
64
40
32
20.0
16.0
16.0
16.0
160.0
128.0
240
192
320
256
320
384
33.3
33.3
5
4
2
2
666.0
532.8
166.5
133.2
333.0
266.4
66.6
41.63 20.8
33.3
16.7
注1
注1
166.5
133.2
250
200
333
266
333
400
48.0
3
2
576.0
144.0
288.0
36
18.0
48.0
144.0
216
288
360
MPC8313E的PowerQUICC
II Pro处理器硬件规格，第0版
74
飞思卡尔半导体公司
