MPC970
MR /三态
在MR /三态输入时拉低时将重置所有的
内部触发器和三态也是所有的时钟输出。这
输入主要用于集成电路和电路板级测试。
REF_SEL
该REF_SEL输入允许用户2之间选择
来源PLL参考频率。对于MPC970 ，
低电平REF_SEL会选择LVCMOS TCLK输入。为
在MPC970 ，一个高高REF_SEL会选择晶
振荡器输入。
2x_PCLK
在一般的输出被命名基于该
在的PowerPC 601微处理器实现基于
系统。在MPC601_Clk模式2x_PCLK将在运行
一半的内部VCO频率。具有最大的内部
为1000MHz的VCO频率此输出理论上可以
切换为500MHz ，但在实践中，输出可以切换
只有以最快的速度300MHz的。这个频率将需要对
未来增强的MPC 601微处理器。当
在MPC970被取出MPC601_Clk模式的
2xPCLK将在VCO / 4的频率运行。这种分频比会
把这个输出频率在现在和未来
在PowerPC 603和PowerPC 604处理器的总线速度
和Pentium微处理器。该2x_PCLK输出是一个
占空比为50％的LVCMOS输出。
PCLKEN位置
该PCLKEN位置输出设计用于驱动PCLKEN位置
在PowerPC 601微处理器的输入时， MPC970
在MPC601_Clk模式。该PCLKEN位置输出频率
是一半的2x_PCLK输出，分频由4的
内部VCO 。该PCLKEN位置输出运行在相同的
频率不管分频的状态
控制。这个输出的切换频率以及放置
驾驶的PowerPC 603和PowerPC 604和奔腾
处理器总线。该PCLKEN位置输出是一个50％的占空比
LVCMOS输出。
BCLKEN
该BCLKEN输出设计用于驱动BCLKEN
在PowerPC 601微处理器的输入时， MPC970
在MPC601_Clks模式。该BCLKEN切换的
相同的频率，如前面所描述的BCLK的输出。
然而，当BCLKEN输出是除以3或
由四个PCLKEN位置输出的分频，占空比为66/33
和75/25分别占MPC 601的要求
处理器。除了满足保持时间规范为
的MPC 601的BCLKEN输出BCLKEN输入
MPC970滞后2xPCLK输出不小于100ps的。
当MPC970不在MPC601_Clks模式的
BCLKEN输出从设置在一个固定的分频由四个
内部VCO 。此外在这种模式下， BCLKEN输出
不落后于其它输出，而是同步
内的设备的输出至输出歪斜规格。
BCLK0 ： 4
BCLK的输出设计为驱动时钟负载
无论是在PowerPC或奔腾的处理器总线
微处理器。在“非MPC最常见的做法
601“的应用将要放置在这些输出
PCLKEN位置/ 1模式，并结合他们的以上输出
驱动所有负载的处理器总线上。师
比率也允许这些输出的的交换
PCI_CLK输出，如果需要更多的时钟周期来驱动
处理器总线。为PowerPC 601微处理器为基础的
系统的分频比让处理器内部
同时保持合理的速度，以增加的速度
对于L2缓存和PCI桥芯片。在BCLK输出
有50％的占空比LVCMOS输出。
PCI_Clk0 ： 6
正如其名称所建议的PCI_CLK输出
设计用于驱动PCI总线时钟加载在一个典型的
微处理器为基础的系统。分频比允许
这些输出将保持在
≤
33MHz的PCI总线速度的
各种通用处理器总线速度以及更高的
未来的处理器总线速度。这些输出也可以
编程的处理器总线速度，如果运行多个
处理器总线时钟是必需的。该PCI_CLK输出
占空比为50％ LVCMOS输出。
应用信息
编程MPC970
在MPC970是非常灵活的编程
的各种输出的频率的关系，以及
输入参考和输出之间的关系。该
本节的目的是勾画的各种关系。
虽然没有详尽的希望是足够的信息
被提供以允许用户来定制I / O的
其特定的应用程序之间的关系。
在MPC970中使用的压控振荡器是一个差分环
振荡器。在VCO表现出很宽的频率范围，以
允许很大的灵活性给终端用户。特
设计技术中的整体PLL的设计，以用于
保持从显著相对高增益的VCO的
影响PLL的抖动。
表1列出了不同的输出频率为
通过划分不同的定义模式中选择输入引脚。在
此表中的VCO_Sel引脚为高电平时，使
÷2
预分频器
绕过。需要注意的是
÷32
反馈总是直接馈
从VCO ，因而不受上水平
VCO_Sel输入。表1示出各输出的
频率， VCO频率的函数。两
VCO的范围可用于插入值，以获得实际
频率。当使用内部反馈选项
该设备的倍增系数将等于32除以
摩托罗拉
8
时序解决方案
BR1333 - 第六版
