MPC970
PLL_EN
TCLK
PLL
FVCO
fVCO/2
÷2
4x_pclk
2x_pclk
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
2x_PCLK
REF_SEL
xtal1
xtal2
Ext_FB
IntFB_Sel
PCLKEN位置
BCLKEN
VCO_SEL
MPC601_Clks
PCLK
BCLK_Div0
BCLK_Div1
PCI_Div0
PCI_Div1
时钟
分频器
bclk50dc
bclk>50dc
PCI_CLK
pci_pclk_enb
BCLK0
BCLK1
BCLK2
Frz_Clk
串行
输入
调节器
同步
Frz_Strobe
BCLK3
BCLK4
Com_Frz
2x_plck_frz
pclken_frz
bclken_frz
bclk0_frz
bclk1_frz
bclk2_frz
串行
输入
注册
MUX
bclk3_frz
FREEZE
bclk4_frz
注册
pci_clk0_frz
pci_clk1_frz
pci_clk2_frz
pci_clk3_frz
pci_clk4_frz
pci_clk5_frz
pci_clk6_frz
Frz_Data
MR /三态
FREEZE ，
德倾斜
FREEZE ，
德倾斜
PCI_CLK5
FREEZE ，
德倾斜
PCI_CLK4
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
FREEZE ，
德倾斜
PCI_CLK0
PCI_CLK1
PCI_CLK2
PCI_CLK3
PCI_CLK6
图2.简化框图
时序解决方案
BR1333 - 第六版
3
摩托罗拉
