MPC970
如果出现错误，在串行输入的负载
注册。用户可以冻结可编程输出时钟
通过写逻辑“0”到各自的冻结使能位。
同样，用户可以可编程地解冻的输出
通过写逻辑时钟'1'到相应的使能位。
第二个冻结机制允许所有15个时钟是
在Com_Frz通过放置一个逻辑同时冻结'0'
输入，然后发出一个低脉冲持续的Frz_Strobe
输入。同样地，所有15个时钟，可以同时解冻
通过对Com_Frz将输入逻辑“1” ，然后发出
在Frz_Strobe输入低电平持续脉冲。请注意，所有15
时钟都受Frz_Strobe冻结逻辑。
冻结的逻辑永远不会迫使新冷冻时钟到
逻辑“0”状态的时间之前，在它通常会
过渡那里。逻辑简单地保持冷冻时钟，
逻辑“0” ，一旦它的存在。同样，冷冻逻辑永远
强制新解冻时钟为逻辑“1”状态之前，
时间它通常会出现转变。逻辑
重新启用解冻时钟的那段时间，当
各自的时钟通常是在一个逻辑“0”状态，
消除'矮'时钟脉冲的可能性。
用户可以写入串行输入通过注册
Frz_Data输入通过提供一个逻辑“0”起始位
连续13 NRZ冻结使能位。 13日冻结之后
允许位Frz_Data信号必须保持在（或返回）
一个逻辑“1”状态（图12） 。每个Frz_Data位的周期
等于自由运行Frz_Clk信号的周期。该
FRZ_DATA串行传输应定时所以
MPC970可以品尝每个Frz_Data位的上升沿
自由运行Frz_Clk信号。
开始
D0位
D1
D2
D3
D4
D5
D6
D7
D8
D9 D10 D11 D12
驱动的PowerPC 601微处理器
在MPC601处理器需要从三个时钟输入
在MPC970时钟驱动器。一个2x_PCLK输入的两倍
内部的MPC 601的时钟速率和PCLKEN位置和BCLKEN
信号用来掩盖内部时钟边沿。该PCLKEN位置
信号始终运行在一半2x_PCLK信号，而
BCLKEN信号可以在1X运行， 1 / 2X ， 1 / 3倍或1 / 4X的PCLK
输入信号依赖于所述处理器总线的速度。
当BCLKEN信号在1/3或1/4的PCLK的运行
输入的输入占空比必须66/33和75/25
分别。此外，如示于图13中，为了满足
BCLKEN到2x_PCLK保持规范BCLKEN信号
必须至少重合于2x_PCLK边缘。对
简化板级实现这将是可取的
该BCLKEN信号实际上滞后2x_PCLK由几
百皮秒。在MPC970确保了其BCLKEN
输出总是至少为300ps滞后2x_PCLK输入。
2x_PCLK
ts
PCLKEN位置
ts
BCLKEN
th
th
图13. MPC601建立和保持时间
表4说明了一些典型的MPC 601系统
这可以使用MPC970时钟来实现频率
驱动程序。
表4.常用MPC601的系统频率
2x_PCLK
240
240
240
200
200
200
160
160
132
132
PCLK
120
120
120
100
100
100
80
80
66
66
BCLK
60(1/2x)
40(1/3x)
30(1/4x)
50(1/2x)
33(1/3x)
25(1/4x)
40(1/2x)
20(1/4x)
66(1x)
33(1/2x)
PCI_CLK
30(1/2x)
20(1/2x)
30(1x)
25(1/2x)
33(1x)
25(1x)
20(1/2x)
20(1x)
33(1/2x)
33(1x)
D0是控制位2x_PCLK
D1是控制位PCLKEN位置
D2是控制位BCLKEN
D3 - D6是控制位BCLK1 ， BCLK4
D7 - D12是控制位PCI_CLK1 ， PCI_CLK6
图12.冻结数据输入协议
用户可以结合两种冷冻能力
简化系统级实现。串行输入口
可用于建立冻结掩模禁用
适当的输出。该Frz_Strobe输入然后可以使用
解冻的输出，而不需要连续加载“全
解冻“冻结面具。
时序解决方案
BR1333 - 第六版
13
摩托罗拉
