MPC970
端接的传输线都可以使用。并行
技术在生产线的末端与终止信号
50Ω电阻到VCC / 2 。该技术中绘制一个相当高的
直流电流和电平因此只有一个单一的终止线可以
由的MPC970时钟驱动器的每个输出驱动。对于
系列终止的情况下却没有直流电流消耗，
这样的输出可以驱动多个系列终止线。
图9示出了输出驱动单个系列
终止行VS并联两个系列的终结线。
如果采取极端的MPC970时钟扇出
驱动程序是由于其能力，有效地推动了一倍
多行。
MPC970
产量
卜FF器
IN
7
RS = 43Ω
ZO = 50Ω
OUTA
3.0
OUTA
TD = 3.8956
OUTB
TD = 3.9386
2.5
电压（V）的
2.0
In
1.5
1.0
0.5
0
2
4
6
8
时间（纳秒）
10
12
14
图10.单与双波形
MPC970
产量
卜FF器
IN
7
RS = 43Ω
ZO = 50Ω
OutB1
7
RS = 36Ω
ZO = 50Ω
ZO = 50Ω
OutB0
MPC970
产量
卜FF器
RS = 36Ω
ZO = 50Ω
RS = 43Ω
图9.单与双线路
波形图图10显示了模拟
的输出结果驱动VS两行一行。在这两种
例MPC970输出缓冲器的驱动能力是
以上足以驱动的50Ω传输线
事发优势。注意从延迟测量
模拟两者之间存在的唯一43ps增量
不同的加载输出。这表明，双重线
驱动不需要专门用来维持紧
输出至输出扭曲的MPC970的。输出波形
在图10中示出在波形的步骤，该步骤是
造成见过的阻抗不匹配展望
驱动程序。在43Ω串联电阻的并联组合
加在输出阻抗不平行的匹配
结合线阻抗。电压波
推出下来的两条线将等于：
VL = VS （咗/ RS + RO +莫宁） = 3.0 （ 25 / 53.5 ） = 1.40V
在负载端的电压将增加一倍，由于邻近
团结反射系数，以2.8V。然后，它会增加
对静态3.0V的步骤由一个圆形分离
行程延迟（在这种情况下4.0ns ） 。
由于这个步骤是很好的阈值区域上面也不会
引起任何虚假时钟触发，但是设计师可能
不舒服就行了不必要的反射。对
更好地推动多行的时候匹配阻抗
在图11的情况应该被使用。在这种情况下，该系列
终端电阻减小，使得当并行
组合被添加到输出缓冲器阻抗的线路
阻抗是完全匹配。
7 + 36
k
36 = 50
k
50
25 = 25
图11.优化的双线路终端
SPICE级输出缓存模型可用于
谁想要模仿他们的具体互连工程师
计划。除第四特征是在过程中
正在生成支持其他板级仿真器中
一般用途。
使用输出电路冻结
随着“绿色”分类为近期问世
电脑的欲望之间的独特的电源管理
系统设计师热衷。各个输出使能
在MPC970的控制允许设计人员根据软件
控制，以实现独特的电源管理方案
在他们的设计。虽然是有用的，独立的输出控制
每输出一个销的费用太高，因此一
简单的串行接口派生节约的
控制引脚。
冻结控制逻辑提供了两种机制，通过
其中MPC970时钟输出可能会被冻结（停止
逻辑“0”状态） ：
第一冷冻机构允许的串行加载
13位串行输入寄存器，该寄存器包含一个
可编程的冻结使能位13 15输出
时钟。该BCLK0和PCI_CLK0输出不能被冻结
与串行端口，这样就避免了任何潜在的锁起来的情况
摩托罗拉
12
时序解决方案
BR1333 - 第六版
