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DDR SDRAM
(Rev.1.44)
三月'02
三菱的LSI
M2S56D20 / 30 / 40ATP -75AL ， -75A ， -75L ， -75 ， -10L ， -10
M2S56D20 / 30 / 40AKT -75AL ， -75A ， -75L ， -75 ， -10L ， -10
256M双数据速率同步DRAM
注意：
1.所有电压参考VSS 。
2.测试交流时间，国际直拨电话，和电AC和DC特性，可以在标称进行
参考/电源电压电平。然而，规范和设备的操作，保证了满
规定的电压范围。
3.交流时间和IDD测试可以使用的最多的VIL至VIH摆动至1.5V的测试环境。输入时机
仍引用至VREF （或交叉点// CK ，CK） ，和参数规格都保证
对于正常使用条件下指定的AC输入电平。最小转换速率的输入信号是
1V / ns的VIL （AC）和VIH （AC）之间的范围内。
4.交流和直流输入电平规格如SSTL_2标准定义（即接收器将
有效地转换为过路的交流输入电平信号的结果，并会保持原先的状态，只要
该信号不回铃上（下）直流输入低（高）水平。
5. VREF预计是等于0.5 * VDDQ传送设备的，并跟踪变化的DC电平
的相同。峰 - 峰值噪声VREF不得超过直流值的± 2 ％ 。
6. VTT不直接向设备施加。 VTT是一个系统供应信号端接电阻，预计
以被设置成等于VREF和必须跟踪变化的VREF的DC电平。
7. VID是在CLK的输入电平上和/ CLK的输入电平之间的差的量值。
8. VIX的值预计相当于0.5 *发送装置的VDDQ和必须跟踪中的变化
DC
的相同的水平。
9.启用芯片刷新和地址计数器。
10. IDD规格测试后，该设备已正确初始化。
11.这个参数进行采样。 VDDQ = 2.5V + 0.2V ， VDD = 2.5V + 0.2V ， F = 100 MHz时， TA = 25
o
C， VOUT （ DC ） =
VDDQ / 2 ， VOUT （峰峰值） = 25mV的。 DM输入组合与I / O引脚 - 反映事实，
它们是匹配负载（便于跟踪匹配的板级） 。
12. CLK // CLK输入参考电平（参考到CLK // CLK定时）是在该点CLK和/ CLK
交叉;比CLK // CLK的其它信号输入参考电平，为VREF 。
13.输入无法识别的有效期至VREF稳定。例外：在此期间VREF稳定之前，
CKE< 0.3VddQ是公认的低。
14.吨HZ和TLZ跃迁发生在相同的访问时间窗作为有效数据的转换。这些参数
没有被引用到一个特定的电压电平，但指定当该装置输出不再找到（HZ） ，
或开始驱动（LZ） 。
15.最大限制这个参数不是一个设备的限制。该装置将与一个更大的价值
这个参数，但系统性能（总线周转）将相应降低。
16.具体要求是， DQS是对有效的（高，低，或在上一个有效过渡某些点）或
在此之前CLK的边缘。一个有效的过渡被定义为单调的，并且满足输入转换率
规格。如果没有写以前在进步的总线上， DQS ，将由过渡
高-Z为逻辑低电平。如果先前写在进步， DQS可以是高，低，或转换
高电平变为低电平，此时，取决于tDQSS 。
17.最多八个自动刷新命令可以断言任何给定的DDR SDRAM器件。
18. tXPRD应该是200器tCLK时，在掉电模式下，时钟不稳定。
19.命令/地址和CK & / CK摆率> 1.0V / ns的。
（注接下页）
三菱电机
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